fix expected state in hazard case_regression_1

add a proper twin addi regression which tests ReservationStations
increase number of operations in hazard random test to 20

add regspec_decode which takes readmode arg and returns read/write
as appropriate

sv_analysis: decouple declarations and definitions

sv_analysis: use is instead of eq for enums

sv_analysis: fix single-line binutils comments

add randomised hazard test

add two more hazard tests

attempting to use PowerDecode2 in non-svp64 mode

sv_analysis: decouple common disclaimer

sv_analysis: introduce stub binutils format

sv_analysis: support format argument

add extra overlap hazard test

Shorten expected state code for case_extsb using exts function

Shorten expected state code for case_extsb in alu_cases unit test

Shorten expected state code for case_rand in alu_cases unit test

Shorten case_rand_imm alu test case code

Shorten addis sub test code
Shorten subfic sub test code in general
In subfic case shorten carry_out32 execution code
Make carry_out32 variable boolean and expected state ca var less confusing

Make carry_out32 variable boolean and expected state ca var less confusing

Shortened code in case_addis_nonzero_r0 alu test case

Correct add-equal operator in case_rand_imm

Short the code of case_rand_imm

Fix line so that 80 characters per line is kept and removed a comment

Add expected state to case_rand_imm in alu_cases unit test

corrections to hazard overlap test

add extra hazard unit tests

tidyup on case_0_adde

correct write-after-write hazard test (expected values)

Add expected state to case_0_adde in alu_cases unit test

add write-after-write hazard test for inorder core

Add expected state to case_rand in alu_cases unit test

Add expected state to case_addis_nonzero_r0 in alu_cases unit test

Add expected state to case_extsb in alu_cases unit test

Add computed CR0 to expected version of case_adde_0

add expected version of case_adde_0

adding a couple more hazard avoidance cases

Add expected state to case_cmpeqb in alu_cases unit test

Add expected state to case_cmplw_microwatt_1 in alu_cases unit test

Add expected state to case_cmpli_microwatt in alu_cases unit test

Add expected state to case_cmpl_microwatt_0_disasm in alu_cases unit test

Add expected state to case_cmpl_microwatt_0 in alu_cases unit test

Add expected state to case_addme_ca_so_4 in alu_cases unit test

Add expected state to case_addme_ca_so_3 in alu_cases unit test

Add expected state to case_addme_ca_1 in alu_cases unit test

sigh, for overlap mode there is no safe way to get instruction state.
therefore, just check the last one.

move dump state to base class State in test API

Add expected state to case_cmp3 in alu_cases unit test

Add expected state to case_cmp2 in alu_cases unit test

Add expected state to case_cmp in alu_cases unit test

Add expected state to all of case_addze in alu_cases unit test

add bitmanip_cases.py

rename ternary->ternlog and associated form/field TI->TLI

add allow_overlap argument to TestRunnerBase

this is to filter down to TestIssuer which (surprise) will be allowed
to have instructions be issued that overlap

code-comments

XER regspec_decode_write was not sophisticated enough.

XER is being written to without the hazard vector being set.
this previously did not matter because the TestIssuer FSM was
only allowing one pipeline access to all regfiles at a time.

in-order now will have overlapping instructions so it matters

split up regression cases so that a single Rc=1 add can be tested

truncate CR regspec_decode_write reg mask to 8 bit

argh, regspec_decode_write is supposed to return single-bit flags
for indicating whether a register is to be written to or not.
the write data structures are a Data() record - with data and an ok.
the *entire* data structure was being returned, not the "ok" bit,
in many cases in regspec_decode_write.

name of cr reg3 was numbered 2

remove excess I from ternary-related names

change ternaryi to correct register fields

format code

format code

add case-based expected results in addme alu_cases
creates the expected results based on conditions in the choices and values

invert speedup (commenting-out) of tests

sort out numbering on CRs in SimState

whitespace

fix test API State.compare which was overwriting intregs and crregs
-        for i, (self.intregs, s2.intregs) in enumerate(
+        for i, (intreg, intreg2) in enumerate(

https://bugs.libre-soc.org/show_bug.cgi?id=730#c27
yep, the CR Field numbering has already been fixed so does not need
inverting with a 7-i

add unexpected result to see what happens

use append on expected state dump, not ideal but
gives multiple results

add core state to gtkw

Add expected state to case_addze for addze in alu_cases unit test

Now for only addze opcode
Removed a not needed self.add_case line

Add expected state to case_1_regression for 'add' in alu_cases unit test

Add expected state to case_1_regression for extsb in alu_cases unit test

Add expected state to case_1_regression for subf (2) in alu_cases unit test

attempt to get gtkw simulator signals updated on WB MMU

Add expected state to case_1_regression for subf in alu_cases unit test

add LDST msr_pr to gtkw debug

display 64 bits of msr

add MSR to ldst operand debug gtkw

add MSR to gtkw file for simulation output

add RT as an option for ternary instruction as 3rd register input

add creation of 8 and 16 DCT butterfly diagrams

forward mmu sprs

Add expected state to case_1_regression for extsw for alu_cases unit test

add ternaryi

format code

format code

add comment2 and unofficial fields to existing instructions

dcbz needs to go through ldst function unit

caller.py: Fix ISACaller modifying test state

state.py: Fix expected dump for cr regs

spacing fix

tests now dump into caller dirs

get file name from stack, add in TestCase

tmp creation/string formatting

added dump_state_tofile for code creation

Add a new test caller for ALU based on shift_rot test caller

fixedlogical: simplify extsw

fixedlogical: simplify extsh