Add error for cell output ports that are connected to constants

Add some simple SVA test cases for future Verific work

Improve docs for verific bindings, add simply sby example

Fix handling of empty cell port assignments (i.e. ignore them)

Fix "read_blif -wideports" handling of cells with wide ports

Add a paragraph about pre-defined macros to read_verilog help message

Add verilator support to testbenches generated by yosys-smtbmc

Change intptr_t to uintptr_t in hashlib.h

Merge pull request #363 from rqou/master

Miscellaneous build tweaks

makefile: Add the option to use libtermcap

Fix build warnings for win64

Win64 has a 32-bit long. Use intptr_t to work on any data model.

Add $alu to list of supported cells for "stat -width"

Generate FSM-style testbenches in smtbmc

Fix the fixed handling of x-bits in EDIF back-end

Fix handling of x-bits in EDIF back-end

Add attributes and parameter support to JSON front-end

Add techlibs/xilinx/lut2lut.v

Add JSON front-end

Change s/asserts/assertions/ in yosys-smtbmc log messages

Add "yosys-smtbmc --presat"

Fix generation of multiple outputs for same AIG node in write_aiger

Add write_table command

Add Verific Release information to log

Fix some c++ clang compiler errors

Apply minor coding style changes to coolrunner2 target

Merge pull request #352 from rqou/master

Initial Coolrunner-II support

Merge pull request #356 from set-soft/clean-test

Added the test outputs to the clean target

Merge pull request #355 from set-soft/exclude_TBUF_merge

Excluded $_TBUF_ from opt_merge pass

Added the test outputs to the clean target

Excluded $_TBUF_ from opt_merge pass

Remove unneeded delays in smtbmc vlogtb

Include output ports with constant driver in AIGER output

Add "yosys-smtbmc --vlogtb-top"

Fix and_or_buffer optimization in opt_expr for signed operators

Fix smtbmc vlogtb bug in $anyseq handling

Add "design -import"

Add chtype command

Add $tribuf to opt_merge blacklist

Merge pull request #353 from azonenberg/master

greenpak4_counters: Use more human-readable names for inferred counters

coolrunner2: Add a few more primitives

These cannot be inferred yet, but add them to cells_sim.v for now

coolrunner2: Initial mapping of latches

coolrunner2: Initial mapping of DFFs

All DFFs map to either FDCP (matches Xilinx) or a custom FDCP_N
(negative-edge triggered)

coolrunner2: Remove redundant INVERT_PTC

coolrunner2: Remove debug prints

coolrunner2: Correctly handle $_NOT_ after $sop

coolrunner2: Also construct the XOR cell in the macrocell

coolrunner2: Initial techmapping for $sop

greenpak4_counters: Changed generation of primitive names so that the absorbed register's name is included

coolrunner2: Initial commit

Fix handling of init values in "abc -dff" and "abc -clk"

Fix history namespace collision

Store command history when terminating with an error

Switched abc "clock domain not found" error to log_cmd_error()

Fix generation of vlogtb output in yosys-smtbmc for "rand reg" and "rand const reg"

Fix handling of Verilog ~& and ~| operators

Update ABC to hg rev efbf7f13ea9e

Add dff2ff.v techmap file

Fix AIGER back-end for multiple symbols per input/latch/output/property

Add "setundef -anyseq"

Improve write_aiger handling of unconnected nets and constants

Change default smt2 solver to yices (Yices 2 has switched its license to GPL)

Add aliases for common sets of gate types to "abc -g"

Add examples/osu035

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge pull request #346 from azonenberg/master

greenpak4_counters: Added support for parallel output from GP_COUNTx cells

greenpak4_counters: Added support for parallel output from GP_COUNTx cells

Add workaround for CBMC bug to SimpleC back-end

Enable readline and tcl in mxe builds

Add missing AndnotGate() and OrnotGate() declarations to rtlil.h

Add $_ANDNOT_ and $_ORNOT_ gates

Add <modname>_init() function generator to simpleC back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Added support for more gate types to simplec back-end

Add first draft of simple C back-end

Update ABC to hg rev e79576e10d72

Fix boolector support in yosys-smtbmc

Add support for localparam in module header

Fix equiv_simple, old behavior now available with "equiv_simple -short"

Add support for `resetall compiler directive

Replace CRLF line endings with LF in de2i.qsf (quartus example)

Squelch trailing whitespace

Add MAX10 and Cyclone IV items to CHANGELOG

Merge pull request #337 from dh73/master

Add initial support for both MAX10 and Cyclone IV (E|GX) FPGAs

Add initial support for both MAX10 and Cyclone IV (E|GX) FPGAs

Add ConstEval defaultval feature

Fix gcc compiler warning

Add front-end detection for *.tcl files

Add minisat 00_PATCH_typofixes.patch

Remove use of <fpu_control.h> in minisat

Add "write_smt2 -stdt" mode

Add generation of logic cells to EDIF back-end runtest.py

Fix EDIF: portRef member 0 is always the MSB bit

Add simple EDIF test case generator and checker

Fix verilog pre-processor for multi-level relative includes

Improve smt2 encodings of assert/assume/cover, better wire_smt2 help msg

Add write_aiger $anyseq support