gen/fhdl/verilog: allow single element verilog inline attribute

targets/nexys_video: generate clk100

software/bios: switch to standard CRLF

Avoid setting terminal to "implicit CR in every LF" mode.

tools/litex_term: add automatic check to see if we need to insert LF or not

bios/tools: allow disabling CRC check on serialboot (to speedup debug/loading large images when only serial is available)

tools/litex_term: add sdl_payload_length

litex_setup: add litex-boards

Merge pull request #246 from gsomlo/gls-native-rv64

software: use native toolchain for same host, target architectures

software: use native toolchain for same host, target architectures

LiteX rightfully assumes that most often the target software must
be cross-compiled from an x86 host platform. However, LiteX can be
also built on a 'linux-riscv64' platform (e.g. Fedora's riscv64
port), where the software for riscv64 targets should be compiled
using the native toolchain.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #244 from atommann/master

changing http to https

changing http to https

soc/core: simplify/cleanup HyperRAM core
- rename core to hyperbus.
- change layout (cs_n with variable length instead of cs0_n, cs1_n).
- use DifferentialOutput when differential clock is used.
- add test (python3 -m unittest test.test_hyperbus).

Usage example:
from litex.soc.cores.hyperbus import HyperRAM
self.submodules.hyperram = HyperRAM(platform.request("hyperram"))
self.add_wb_slave(mem_decoder(self.mem_map["hyperram"]), self.hyperram.bus)
self.add_memory_region("hyperram", self.mem_map["hyperram"], 8*1024*1024)

soc/cores: add initial simple hyperram core

build/altera/quartus: add add_ip method to use Quartus QSYS files

platform.add_ip("my_ip.qsys")

cpu_interface: add json csr map export, simplify csv csr map export using json

bios/sdram: set init done after memtest (for standalone LiteDRAM controllers)

build/xilinx/vivado: use "" for strings

build/xilinx/vivado: remove with_phys_opt

Merge pull request #243 from sergachev/master

build/xilinx/vivado: improve directive support

Merge pull request #241 from railnova/zynq

[fix] prevent Vivado from inferring DSP48 in AXIBurst2Beat

build/xilinx/vivado: improve directive support

[fix] prevent Vivado from inferring DSP48 in AXIBurst2Beat

cores/spi_flash/S7SPIFlash: make cs_n optional in pads (when driven externally)

Merge pull request #240 from danielkucera/patch-1

more understandable error when missing a memory

more understandable error when missing a memory

Update .gitmodules

http to https

Merge pull request #235 from gsomlo/gls-trellis-yosys-opt

build/lattice/trellis: use additional yosys optimization flags

build/lattice/trellis: use abc9 techmapping pass with yosys

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

software/libbase/mdio: set data before clock, revert two cycle turnaround and test with different phys

cores/cpu: add riscv-none-embed toolchain support to riscv32 cpus

software/libase/mdio: cleanup and reduce raw_turnaround by 1 cycle

cores/clock/S7PLL: fix -1/-3 speedgrade vco max freq swap

software/bios: add Ethernet PHY MDIO read/write/dump commands

altera/common: fix AsyncResetSynchronizer polarity and simplify

build/xilinx/common: improve presentation

microsemi/common: improve presentation

build/altera/common: improve presentation

platforms/default_clk_period: use 1e9/freq

targets/minispartan6/crg: only keep S6PLL code

cores/clock: juse use 1e9/freq instead of period_ns

cores/clock/s6pll: add phase support

cores/clock/xilinx: change clkfbout_mult loop order to select highest vco_freq

litex_term: make sure to unconfigure console when board is unplugged

soc/integration/builder: -x

cores: -x on spi.py

wishbone/SRAM: make read_only emited verilog code compatible with all tools

Quartus was not able to implement ROM correctly, see #228

soc/cores/uart: add FT245 FIFO mode support (sync & async)

build/altera/quartus: use .bat on win32/cygwin

build/xilinx/vivado: change severity of Common 17-55 critical warning to warning

cores/pwm: remove default CSR reset values.

soc: generate git header and show migen/litex git sha1 in bios

Merge pull request #223 from sergachev/master

support vivado incremental implementation

support vivado incremental implementation

Merge pull request #222 from antmicro/bump_vexriscv

cpu/vexriscv: bump submodule

cpu/vexriscv: bump submodule

bios/sdram: fix compilation warning

test/test_axi: remove use of rand_wait, rename rand_level to random

soc_core: round memory regions size/length to next power of 2 (if not already a power of 2)

Merge pull request #221 from antmicro/bump_vexriscv

cpu/vexriscv: bump submodule

cpu/vexriscv: bump submodule

bios/boot: fix default EMULATOR_RAM_BASE

cores/clock: cleanup

cores/clock: add initial iCE40 support

cores/spi_flash/add_clk_primitive: return if clk primitive is not needed

bios/boot: define EMULATOR_RAM_BASE if not defined, add KERNEL_IMAGE_RAM_OFFSET

soc_core: fix cpu_variant definition

bios/boot: fix booting rework

- keep emulator.bin in a specific ram (for now)
- print message when falling back to boot.bin
- print destination on tftp download (to ease debug)

soc_core: fix cpu_variant config (we don't want the extension)

Merge pull request #216 from antmicro/booting_vexriscv_linux

Rework booting Linux on VexRiscv

cores/spi_flash: add SpiFlashCommon and use it to add clk primitives (7-Series/ECP5 support for now)

platforms/versa_ecp5: add spiflash pads

soc_core: optimize mem_decoder

Non-optimized version was tested on 7-series and was additional resource usage
was not noticeable. This does not seems to be the case on iCE40 (see #220), so
hand optimize it. On 256MB aligned addresses, it should be equivalent to the
old decoder used by previously in LiteX.

The only requirement is that to have address aligned on size, which was already
the case. An assertion will trigger it this condition is not respected.

cores/up5ksram: optimize bus.adr decoding

cores/up5kspram: simplify and add support for all width/depth configurations

cores/pwm: remove clock_domain support (better to use ClockDomainsRenamer), make csr optional

cores/spi: rename add_control paramter to add_csr

soc_core: add SoCMini class (SoCCore with no cpu, sram, uart, timer) for simple designs

Merge pull request #219 from flammit/fix-ecp5-pll

soc: cores: fix name of EHXPLLL output clock in ECP5PLL

bios/boot: rework netboot/flashboot for VexRiscv in linux variant

Get rid of NETBOOT_LINUX_VEXRISCV/FLASHBOOT_LINUX_VEXRISCV defines
and use information about CPU_TYPE and CPU_VARIANT instead.

Use common kernel/rootfs/device tree/emulator images layout
when booting over network and from flash.

soc_core: generate extra string-based config defines

C preprocessor does not allow to compare strings, so
the current defines are not usable at the compile time.
This adds new defines that can be ifdefed.

soc_core: include information about cpu variant in csv and headers

soc: cores: fix name of EHXPLLL output clock in ECP5PLL

cores/spi: fix/simplify loopback

README: update banner

cores/spi: move CSR control/status to add_control method, add loopback capability and simple xfer loopback test

Moving control/status registers to add_control method allow using SPIMaster directly with exposed signals.
Add loopback capability (mostly for simulation, but can be useful on hardware too).

soc/cores: add ECC (Error Correcting Code)

Hamming codes with additional parity (SECDED):
- Single Error Correction
- Double Error Detection

platforms/tinyfpga_bx: add serial extension

README: add a few links to papers/presentations/tutorials

Merge pull request #218 from railnova/zynq

[fix] Slave interface HP0 clk name

[fix] Slave interface HP0 clk name

Merge pull request #217 from sergachev/master

spi: change CSR to CSRStorage

spi: change CSR to CSRStorage

soc_zynq: use zynq fabric reset as sys reset

soc_zynq: add missing axi hp0 clock

soc_zynq: move axi gp0 clock connection to add_gp0 method

soc_core: use fixed 16MB CSR address space

Using too small CSR address space cause a regression on PCIe SoC, this would
need to be understood if we want to reduce CSR address space under 16MB.

soc_sdram: limit main_ram to 512MB for now

Otherwise breaks linux-on-litex-vexriscv for targets with 1GB of ram, could
be removed when mem_map will be reworked on linux-on-litex-vexriscv.

compiler-rt: update to new location, fixes #209

soc_core: declare csr address size when registering csr, fixes #212

soc_cores: fix typos