DSP48E1 sim model: add SIMD tests

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 model: test CE inputs

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: fix seq tests and add preadder tests

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: seq test working

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: Comb, no pre-adder, mode working

Signed-off-by: David Shah <dave@ds0.me>

[wip] sim model testing

Signed-off-by: David Shah <dave@ds0.me>

[wip] sim model testing

Signed-off-by: David Shah <dave@ds0.me>

[wip] DSP48E1 sim model improvements

Signed-off-by: David Shah <dave@ds0.me>

[wip] DSP48E1 sim model improvements

Signed-off-by: David Shah <dave@ds0.me>

[wip] DSP48E1 sim model improvements

Signed-off-by: David Shah <dave@ds0.me>

Add comment about supporting $dffe in ice40_dsp

Pack P register properly

Trim Y_WIDTH

Add DSP_SIGNEDONLY back

DSP_MINWIDTH -> DSP_{A,B,Y}_MINWIDTH

Change $__softmul back to $mul

Cope with sign extension in mul2dsp

Revert "Do not do sign extension in techmap; let packer do it"

This reverts commit 595a8f032f1e9db385959f92a4a414a40de291fd.

Merge remote-tracking branch 'origin/master' into xc7dsp

Fix B_WIDTH > DSP_B_MAXWIDTH case

CO is sign extension only if signed multiplier

Fix typo

Merge pull request #1236 from YosysHQ/eddie/xc6s_brams_map

xc6s_brams_map.v: RST -> RSTBRST for RAMB8BWER

Do not compute sign bit if result is zero

For signed multipliers, compute sign bit separately...

Restore old CO behaviour

Helper: SigSpec::operator[] to accept negative indices

Merge pull request #1233 from YosysHQ/clifford/defer

Call "read_verilog" with -defer from "read"

RST -> RSTBRST for RAMB8BWER

Merge pull request #1228 from YosysHQ/dave/yy_buf_size

verilog_lexer: Increase YY_BUF_SIZE to 65536

Merge pull request #1234 from mmicko/fix_gzip_no_exist

Fix case when file does not exist

Fix case when file does not exist

Update README to use "read" instead of "read_verilog"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Call "read_verilog" with -defer from "read"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1226 from YosysHQ/dave/gzip

Add support for gzip'd input files

Fix spacing

Update test_autotb doc to reflect default value of zero

Add doc for "test_autotb -seed" option

Pop the CO bit from O

Allow adders/accumulators with 33 bits using CO output

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

verilog_lexer: Increase YY_BUF_SIZE to 65536

Signed-off-by: David Shah <dave@ds0.me>

Fix frontend auto-detection for gzipped input

Signed-off-by: David Shah <dave@ds0.me>

Add support for reading gzip'd input files

Signed-off-by: David Shah <dave@ds0.me>

Merge branch 'master' of github.com:YosysHQ/yosys

Bump abc to fix &mfs bug

Merge branch 'ZirconiumX-synth_intel_m9k'

Merge pull request #1218 from ZirconiumX/synth_intel_iopads

intel: Make -noiopads the default

Merge pull request #1219 from jakobwenzel/objIterator

made ObjectIterator comply with Iterator Interface

Merge pull request #1224 from YosysHQ/xilinx_fix_ff

xilinx: Fix missing cell name underscore in cells_map.v

replaced std::iterator with using statements

xilinx: Fix missing cell name underscore in cells_map.v

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1222 from koriakin/s6-example

Add a simple example for Spartan 6

Add copyright header, comment on cascade

Add a simple example for Spartan 6

made ObjectIterator extend std::iterator

this makes it possible to use std algorithms on them

intel: Make -noiopads the default

Eliminate warnings by sizing O correctly

Typo for Y_WIDTH

Fix muxAB logic

Remove debug print

Simplify and fix for MACs

Fix typo

intel: Map M9K BRAM only on families that have it

This regresses Cyclone V and Cyclone 10 substantially, but these
numbers were artificial, targeting a BRAM that they did not contain.

Amusingly, synth_intel still does better when synthesizing PicoSoC
than Quartus when neither are inferring block RAM.

Merge pull request #1212 from YosysHQ/eddie/signed_ice40_dsp

ice40: Fix SB_MAC16 sim model for signed modes

Fix spacing

Remove debug

Pack hi and lo registers separately

SigSpec::extract() to return as many bits as poss if out of bounds

Rename according to vendor doc TN1295

Pack Y register

opt and wreduce necessary for -dsp

Pack adders not just accumulators

Use minimum sized width wires

Merge pull request #1214 from jakobwenzel/astmod_clone

initialize noblackbox and nowb in AstModule::clone

initialize noblackbox and nowb in AstModule::clone

Add "stat -tech cmos"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Restore old ffY behaviour

Cleanup

Indirection via $__soft_mul

Do not do sign extension in techmap; let packer do it

Merge remote-tracking branch 'origin/eddie/wreduce_add' into ice40dsp

Add another test

Do not access beyond bounds

Add an SigSpec::at(offset, defval) convenience method

Wrap A and B in sigmap

Remove "top" from message

Merge remote-tracking branch 'origin/eddie/wreduce_add' into ice40dsp

Also optimise MSB of $sub

Add one more test with trimming Y_WIDTH of $sub

Be more explicit

wreduce for $sub

Add tests for sub too

Add test

SigSpec::extract to take negative lengths

Do not $mul -> $__mul if A and B are less than maxwidth

Add DSP_MINWIDTH=11 for ice40 since ice40_dsp uses this threshold

Add a DSP_MINWIDTH macro, and soft-logic for {A_WIDTH,B_WIDTH} <= 1 too

Fine tune ice40_dsp.pmg, add support for packing subsets of registers

Add support for ice40 signed multipliers