Merge pull request #26 from antonblanchard/silence-loadstore-debug

Silence some loadstore related debug

Merge pull request #25 from antonblanchard/register_file_printing

Clean up register read debug output

Merge pull request #24 from antonblanchard/cr_file_cleanup

Rework CR file and add forwarding

Silence some loadstore related debug

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Clean up register read debug output

Right now we continually print all 3 possible GPRs an instruction
may be using. Add signals so we only print GPRs when they are
actually read. This should hopefully optimise away when synthesized.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework CR file and add forwarding

Handle the CR as a single field with per nibble enables. Forward any
writes in the same cycle.

If this proves to be an issue for timing, we may want to revisit
this in the future. For now, it keeps things simple.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #19 from antonblanchard/cmod-a7

Cmod A7-35 support

Cmod A7-35 support

This adds support for the Digilane Cmod A7-35.

I had to use the MMCM because the clock (12 MHz) is below the PLL
minimum of 19 MHz.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #20 from antonblanchard/reset-rework2

Rework reset code

Merge pull request #22 from antonblanchard/store-fix

Stores need to wait for wishbone write ack

Stores need to wait for wishbone write ack

I wasn't waiting to get a wishbone ack back on stores before continuing.
This creates all sorts of problems when we add pipelining and send
loads and stores down the pipe faster.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #21 from antonblanchard/xdc-update

Add CONFIG_VOLTAGE and CFGBVS entries

Add CONFIG_VOLTAGE and CFGBVS entries

Remove a couple of warnings from Vivado.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework SOC reset

The old reset code was overly complicated and never worked properly.
Replace it with a simpler sequence that uses a couple of shift registers
to assert resets:

- Wait a number of external clock cycles before removing reset from
  the PLL.

- After the PLL locks and the external reset button isn't pressed,
  wait a number of PLL clock cycles before removing reset from the SOC.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rename a few reset signals

clk -> ext_clk
reset_n -> ext_rst
reset -> rst

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #18 from mikey/verific

Fix verific script with new VHDL files

Fix verific script with new VHDL files

This really needs to be auto generated, but here we are.

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #17 from antonblanchard/writeback-signal

Use a better input signal in writeback

Use a better input signal in writeback

w_in comes from the execution unit, it makes more sense to call
it e_in.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #16 from antonblanchard/decode2_rework2

Rework decode2

Rework decode2

The decode2 stage was spaghetti code and needed cleaning up.
Create a series of functions to pull fields from a ppc instruction
and also a series of helpers to extract values for the execution
units.

As suggested by Paul, we should pass all signals to the execution
units and only set the valid signal conditionally, which should
use less resources.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #13 from mikey/dynamic-ranges

Remove dynamic ranges from code

Remove dynamic ranges from code

Some VHDL compilers like verific [1] don't like these, so let's remove
them. Lots of random code changes, but passes make check.

Also add basic script to run verific and generate verilog.

1. https://www.verific.com/

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #10 from antonblanchard/arty-fix

Arty A7 reset pin is C2

Arty A7 reset pin is C2

Use C2 for reset, and fix up a few whitespace issues.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #7 from riktw/fusesoc_arty_a7

Fusesoc arty a7

Merge pull request #9 from antonblanchard/travis-fix

A few Travis CI fixes

A few Travis CI fixes

- Switch to using ghdl/vunit:llvm, it's a smaller container
- We need to "apt update" before installing packages

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Added support for building for Arty A7 boards

Merge pull request #5 from antonblanchard/travis-test

Add an initial travis.yml

Add an initial travis.yml

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add srd and srw

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add sim only divw

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix ghdl build error with pp_soc_memory

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

micropython only requires 512kB of BRAM

Mikey points out that our stack grows down from 512kB and our
heap is below that too, so we can reduce our BRAM requirements,
which allowing some smaller FPGA boards to work. Not sure why
I thought we were using memory between 512kB and 1MB.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #6 from mikey/gif

Add pretty gif demo of MicroPython on Microwatt to README.md

Add -Wall to CFLAGS

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add pretty gif demo of MicroPython on Microwatt to README.md

Signed-off-by: Michael Neuling <mikey@neuling.org>

Add missing argument to fprintf warning

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add some initial FPGA synthesis instructions

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rebuild hello world assuming a 50MHz clock

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #3 from olofk/plle2

Add and use plle2 primitive for nexys boards

Add and use plle2 primitive for nexys boards

Merge pull request #4 from sharkcz/build

don't cross compile when on Power

don't cross compile when on Power

Add a simple hello_world example that also echos input

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #2 from olofk/fusesoc_nexys_a7

Fusesoc nexys a7

Added synthesis target

The synth target can be used to analyze the core after synthesis
without running P&R. Currently, the only edalize backends that
support synthesis without P&R are vivado and icestorm, and icestorm
needs yosys built with verific support to parse vhdl.

To run synthesis only for a part, run

fusesoc run --target=synth --tool=vivado microwatt --part=<part>

where part is a valid Xilinx part such as xc7a100tcsg324-1

Add Nexys Video support

Add FuseSoC core description file with Nexys A7 support

Add constraint file for Nexys A7

Expose ram init file and memory size through toplevel

Add dummy clock generator

Add a few more FPGA related files

Add a temporary gcc patch to remove hardware divide instructions.

Also add a firmware.hex file built with a gcc with the above patch.

Right now micropython assumes 1MB of BRAM, which limits the FPGAs
we can run on. We should be able to cut it down somewhat.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Initial import of microwatt

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>