Fixed writing of $lut cells in BLIF backend

Added "write_blif -undef" and support for special "-" true/false/undef type

Added "write_blif -blackbox"

based on code by Eddie Hung from
https://github.com/eddiehung/yosys/commit/1e481661cb4a4

Added "blif -unbuf" feature

Removed psmisc from deps list (usually fuser is already installed and the package name for it varies)

Added psmisc to prerequisites

Removed UTF-8 chars from techmap.v

Added missing prerequisites to README

Added IdString::destruct_guard hack

Compile fix for visual studio

Fixed supply0/supply1 with many wires

Added functionality to dff2dffe pass

Added bool constructors to SigBit and SigSpec

Added module->addDffe() and module->addDffeGate()

Added skeleton dff2dffe pass

Added more documentation fixmes for nontrivial register cells

Added $dffe cell type

Added $_DFFE_??_ cell types

Merge branch 'master' of https://github.com/Martoni/yosys

manual/presentation.tex: bg option is unknown with beamer 3.3 in beamercolorbox

Merge pull request #43 from Martoni/master

suppressing semi-colon at the end of dot files

suppressing semi-colon at the end of dot files

Added some missing .gitignore in manual/

Fixed bug in "hierarchy -top" with array of instances

Fixed minor bug in parsing delays

Fixed two minor bugs in constant parsing

Some fixes in stubnets example

Merge pull request #42 from slowriot/master

SHA1 library: fixing incorrect buffer size allocation, and unsafe integer size type

switching from unreliable typedefs to precisely sized uint32_t and uint64_t

fixing incorrect buffer size allocation, and unsafe integer size type

Added warning for use of 'z' constants in HDL

Fixed parsing of nested verilog concatenation and replicate

Another 'make vcxsrc'

Some fixed in "make vcxsrc" srcfiles.txt creation

Split MXE "make dist" into MXE "make mxebin" and non-MXE "make vcxsrc"

Added "yosys -qq" to also quiet warning messages

Introducing YS_OVERRIDE, YS_FINAL, YS_ATTRIBUTE, YS_NORETURN

Added log_warning() API

Added automatic "make clean" to abc "hg pull" make rules

Some fixes in presentation

Added missing fixup_ports() calls to "rename" command

Use a cache for log_id() memory management

Now we are in Yoys 0.4+ development

Yosys 0.4

Added "ENABLE_PLUGINS := 0" to verific amd64 build instructions

Various documentation updates

Added "Nx" syntax to "show" command for repeating SigChunks

Added "used" attribute to entries in yosys_cover_list

http://www.reddit.com/r/yosys/comments/2kw479/fyi_clang_350_build_error/cltgwyc
http://llvm.org/bugs/show_bug.cgi?id=19474

Minor corrections in CodingReadme

Improved TopoSort determinism

Fixed generation of temp names in verilog backend

Updated ABC to 5b5af75f1dda

Changelog for Yosys 0.4

Fixed typo in "log_cmd_error_exception"

Made "cover" a compile-time option (disabled by default)

Removed QMAKE variable from Makefile

Added "abc" label in synth script

Added "opt -full" alias for all more aggressive optimizations

Fixed parsing of "module mymod #( parameter foo = 1, bar = 2 ..."

Improved nomem2reg documentation

Added support for empty lines to here documents

AST simplifier: optimize constant AST_CASE nodes before recursively descending

Added support for task and function args in parentheses

Improvements in $readmem[bh] implementation

Added support for $readmemh/$readmemb

Fixed constant "cond ? string1 : string2" with strings of different size

Re-introduced Yosys::readsome() helper function
(f.read() + f.gcount() made problems with lines > 16kB)

minor indenting corrections

Merge pull request #40 from parvizp/compile_mac_10.9.2

Builds on Mac 10.9.2 with LLVM 3.5.

Builds on Mac 10.9.2 with LLVM 3.5.

Improved new_id() for win32

Also look for yosys-abc in parent dir on win32

Various improvements to version reporting on win32

Disabled READLINE in MXE cross build

Fixed typo in test_cell

Fixed shell prompt and proc_self_dirname() for win32

Fixed various VS warnings

Create vcxsrc in mxe build "make dist"

Moved yosys-config.in to misc/

Added notes regarding building in VS

Added vcxproj_files.txt to MXE "make dist"

More win32 (mxe and vs) build fixes

Various win32 / vs build fixes

Added genfiles.zip to MXE "make dist"

Various MXE build fixes

Header changes so it will compile on VS

Wrapped math in int constructor

Fixed a few VS warnings

Don't be too smart with $dff cells with "init" attribute on out signal

Some cleanups in opt_clean

Print "SystemVerilog" in "read_verilog -sv" log messages

Fixed RTLIL::SigSpec::parse() for out-of-range bit- and part-selects

Fixed handling of invalid array access in mem2reg code

Replaced log_assert() do { ... } while (0) hack with a static inline function

Fixed gcc warning

Fixed MXE build

Merge branch 'win32'

Check for _YOSYS_ in yosys.h

Updated .gitignore file for ilang and verilog frontends

Replaced readsome() with read() and gcount()