add write-after-write hazard test for inorder core

Add expected state to case_rand in alu_cases unit test

Add expected state to case_addis_nonzero_r0 in alu_cases unit test

Add expected state to case_extsb in alu_cases unit test

Add computed CR0 to expected version of case_adde_0

add expected version of case_adde_0

adding a couple more hazard avoidance cases

Add expected state to case_cmpeqb in alu_cases unit test

Add expected state to case_cmplw_microwatt_1 in alu_cases unit test

Add expected state to case_cmpli_microwatt in alu_cases unit test

Add expected state to case_cmpl_microwatt_0_disasm in alu_cases unit test

Add expected state to case_cmpl_microwatt_0 in alu_cases unit test

Add expected state to case_addme_ca_so_4 in alu_cases unit test

Add expected state to case_addme_ca_so_3 in alu_cases unit test

Add expected state to case_addme_ca_1 in alu_cases unit test

sigh, for overlap mode there is no safe way to get instruction state.
therefore, just check the last one.

move dump state to base class State in test API

Add expected state to case_cmp3 in alu_cases unit test

Add expected state to case_cmp2 in alu_cases unit test

Add expected state to case_cmp in alu_cases unit test

Add expected state to all of case_addze in alu_cases unit test

add bitmanip_cases.py

rename ternary->ternlog and associated form/field TI->TLI

add allow_overlap argument to TestRunnerBase

this is to filter down to TestIssuer which (surprise) will be allowed
to have instructions be issued that overlap

code-comments

XER regspec_decode_write was not sophisticated enough.

XER is being written to without the hazard vector being set.
this previously did not matter because the TestIssuer FSM was
only allowing one pipeline access to all regfiles at a time.

in-order now will have overlapping instructions so it matters

split up regression cases so that a single Rc=1 add can be tested

truncate CR regspec_decode_write reg mask to 8 bit

argh, regspec_decode_write is supposed to return single-bit flags
for indicating whether a register is to be written to or not.
the write data structures are a Data() record - with data and an ok.
the *entire* data structure was being returned, not the "ok" bit,
in many cases in regspec_decode_write.

name of cr reg3 was numbered 2

remove excess I from ternary-related names

change ternaryi to correct register fields

format code

format code

add case-based expected results in addme alu_cases
creates the expected results based on conditions in the choices and values

invert speedup (commenting-out) of tests

sort out numbering on CRs in SimState

whitespace

fix test API State.compare which was overwriting intregs and crregs
-        for i, (self.intregs, s2.intregs) in enumerate(
+        for i, (intreg, intreg2) in enumerate(

https://bugs.libre-soc.org/show_bug.cgi?id=730#c27
yep, the CR Field numbering has already been fixed so does not need
inverting with a 7-i

add unexpected result to see what happens

use append on expected state dump, not ideal but
gives multiple results

add core state to gtkw

Add expected state to case_addze for addze in alu_cases unit test

Now for only addze opcode
Removed a not needed self.add_case line

Add expected state to case_1_regression for 'add' in alu_cases unit test

Add expected state to case_1_regression for extsb in alu_cases unit test

Add expected state to case_1_regression for subf (2) in alu_cases unit test

attempt to get gtkw simulator signals updated on WB MMU

Add expected state to case_1_regression for subf in alu_cases unit test

add LDST msr_pr to gtkw debug

display 64 bits of msr

add MSR to ldst operand debug gtkw

add MSR to gtkw file for simulation output

add RT as an option for ternary instruction as 3rd register input

add creation of 8 and 16 DCT butterfly diagrams

forward mmu sprs

Add expected state to case_1_regression for extsw for alu_cases unit test

add ternaryi

format code

format code

add comment2 and unofficial fields to existing instructions

dcbz needs to go through ldst function unit

caller.py: Fix ISACaller modifying test state

state.py: Fix expected dump for cr regs

spacing fix

tests now dump into caller dirs

get file name from stack, add in TestCase

tmp creation/string formatting

added dump_state_tofile for code creation

Add a new test caller for ALU based on shift_rot test caller

fixedlogical: simplify extsw

fixedlogical: simplify extsh

fixedlogical: simplify extsb

decoder/helpers: introduce EXTSXL helper

https://libre-soc.org/openpower/sv/svp64/extsxl

decoder/helpers: simplify XLCASTU

corrections to EXTSXL 0x000000090000093 table for extsb, bit 7 needs
propagating through for XLEN=16/32/64

test_caller_exts: extsb/extsh/extsw test

isafunctions/extsxl: fix one of markdown tables

additional comments for runner

typo: gpr not fpr

various test state comments

corrections to csv files

add another extsxl csv file

replace f with F in csv files

add extsxl csv files

test adding extsxl data

add blank example file

fix for self.rom core

set run_hdl arg to None because it passes in a class now

copy over TestRunner class from soc/simple/test/test_runner.py
Copyright attribution klehman, lkcl, tplaten, j neuschaefer, cstrauss

whoops, use cache of pseudocode rather than attempt to truncate
the list of instructions, causes them to disappear. oops

reduce PyFnWriter compile time (pywriter) by 75%

needs some explanation: the pagereader enumerates all the sub-options
(Rc=1, OE=1) and adds one instruction (each) for all of the sub-options
but adds the exact same pseudocode.

PyFnWriter then generates up to *four copies* of the exact same pseucodode
and four functions, *only one of which is actually used* by ISACaller
(the one *without* Rc=1 and OE=1), then handles Rc=1 and OE=1 *separately*

added an option to pagereader to only add the first-encountered instruction
but for other purposes it is still added, so is not made the default

isa/caller: initialize helper and redirect XLEN

decoder/helpers: use globals() with exception

decoder/parser: self.XLEN instead of XLEN

fixedlogical: switch xoris to XCASTU

fixedlogical: switch oris to XCASTU

fixedlogical: switch andis. to XCASTU

fixedlogical: switch xori to XCASTU

fixedlogical: switch ori to XCASTU