Update comments in abc9_map.v

Remove -D_ABC9

Remove "write_xaiger -zinit"

Add comment on default flop init

Get rid of output_port lookup

Do not require changes to cells_sim.v; try and work out comb model

Error if $currQ not found

abc -> abc9

Fix from merge

Merge remote-tracking branch 'origin/master' into xaig_dff

Add temporary `abc9 -nomfs` and use for `synth_xilinx -abc9`

Use read_args for read_verilog

Remove DSP48E1 from *_cells_xtra.v

Fix merge issues

Merge remote-tracking branch 'origin/eddie/abc_to_abc9' into xaig_dff

Fix xilinx_dsp for unsigned extensions

Fix for SigSpec() == SigSpec(State::Sx, 0) to be true again

Add Const::{begin,end,empty}()

Rename abc_* names/attributes to more precisely be abc9_*

Panic over. Model was elsewhere. Re-arrange for consistency

Oops

Ohmilord this wasn't added all this time!?!

Merge remote-tracking branch 'origin/master' into xaig_dff

English

Change smtbmc "Warmup failed" status to "PREUNSAT"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update ABC to git rev 623b5e8

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1419 from YosysHQ/eddie/lazy_derive

module->derive() to be lazy and not touch ast if already derived

Merge pull request #1422 from YosysHQ/eddie/aigmap_select

Add -select option to aigmap

Merge pull request #1429 from YosysHQ/clifford/checkmapped

Add "check -mapped"

Add "check -allow-tbuf"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1425 from YosysHQ/dave/ecp5_pdp16

ecp5: Add support for mapping 36-bit wide PDP BRAMs

Merge pull request #1423 from YosysHQ/eddie/techmap_replace_wire

RFC: techmap to recognise wires named "_TECHMAP_REPLACE_.<suffix>"

log_dump() to support State enum

Also rename cells with _TECHMAP_REPLACE_. prefix, as per @cliffordwolf

Extend test with renaming cells with prefix too

Merge pull request #1428 from YosysHQ/clifford/fixbtor

Fix btor back-end to use "state" instead of "input" for undef init bits

Add "check -mapped"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix btor back-end to use "state" instead of "input" for undef init bits

Signed-off-by: Clifford Wolf <clifford@clifford.at>

More fixes

Escape Verilog identifiers for legality outside of Yosys

Merge pull request #1426 from YosysHQ/mmicko/fix_environ

Define environ, fixes #1424

Define environ, fixes #1424

ecp5: Fix shuffle_enable port

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add support for mapping 36-bit wide PDP BRAMs

Signed-off-by: David Shah <dave@ds0.me>

Add test

techmap wires named _TECHMAP_REPLACE_.<identifier> to create alias

No need to punch ports at all

Resolve FIXME on calling proc just once

Cleanup $currQ from aigerparse

Remove need for $currQ port connection

Add explanation to abc_map.v

Add quick test

Add -select option to aigmap

Cleanup

Add comment

Fix typo

Fix for svinterfaces

module->derive() to be lazy and not touch ast if already derived

Use a cell_cache to instantiate once rather than opt_merge call

scc call on active module module only, plus cleanup

Use derived module

Merge remote-tracking branch 'origin/master' into xaig_dff

Update doc for equiv_opt

Merge pull request #1406 from whitequark/connect_rpc

rpc: new frontend

Merge pull request #1397 from btut/fix/python_wrappers_inline_constructors

Generate Python wrappers for inline constructors

rpc: new frontend.

A new pass, connect_rpc, allows any HDL frontend that can read/write
JSON from/to stdin/stdout or an unix socket or a named pipe to
participate in elaboration as a first class citizen, such that any
other HDL supported by Yosys directly or indirectly can transparently
instantiate modules handled by this frontend.

Recognizing that many HDL frontends emit Verilog, it allows the RPC
frontend to direct Yosys to process the result of instantiation via
any built-in Yosys frontend. The resulting RTLIL is then hygienically
integrated into the overall design.

libs: import json11.

This commit imports the code from upstream commit
dropbox/json11@8ccf1f0c5ecab6151a65f216e7eeccd8588e5457.

Merge pull request #1416 from YosysHQ/mmicko/frontend_binary_in

Open aig frontend as binary file

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1412 from YosysHQ/eddie/equiv_opt_async2sync

equiv_opt to call async2sync when not -multiclock like SymbiYosys

Merge pull request #1417 from YosysHQ/clifford/fixasync2sync

Fix $dlatch handling in async2sync

Fix $dlatch handling in async2sync

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add latch test modified from #1363

Add LDCE/LDPE sim library, remove from *cells_xtra.{v,py}

synth_xilinx: Support latches, remove used-up FF init values.

Fixes #1387.

Missing endmodule

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1414 from hzeller/improve-replace-with-empty-map

Avoid work in replace() if rules empty.

Merge pull request #1359 from YosysHQ/xc7dsp

DSP inference for Xilinx (improved for ice40, initial support for ecp5)

FDCE_1 does not have IS_CLR_INVERTED

Fix "scc" call inside abc9 to consider all wires

Merge remote-tracking branch 'origin/master' into xaig_dff

Fix reading aig files on windows

Open aig frontend as binary file

Merge pull request #1413 from YosysHQ/mmicko/backend_binary_out

Support binary files for backends, fixes #1407

Merge pull request #1411 from aman-goel/YosysHQ-master

Corrects BTOR2 backend

Avoid work in replace() if rules empty.

This speeds up processing when number of bits are large but there
is actually nothing to replace. Adresses part of #1382.

Signed-off-by: Henner Zeller <h.zeller@acm.org>

Big rework; flop info now mostly in cells_sim.v

Add aiger and protobuf backends binary support

Support binary files for backends, fixes #1407

Fix box name

Use abc_mergeability attr for "r" extension

Split ABC9 based on clocking only, add "abc_mergeability" attr for en

Fix infinite recursion

Add -select option to aigmap

Fix typo

Merge remote-tracking branch 'origin/master' into xaig_dff

Re-order

Missing (* mul2dsp *) for sliceB