X86: Add segmentation checks for ldt related descriptors and selectors.

X86: Make the TSS type check actually return a fault if it fails.

X86: Make rdcr use merge and the mov to control register instructions use the right operand size.

X86: Implement CLTS.

X86: Make the segment register reading microops use merge.

X86: Implement the mov to debug register intructions.

X86: Rename oszForPseudoDesc maxOsz to reflect its more general use.

X86: Add code to interpret debug register values.

X86: Fix a few bugs with the segment register instructions in real mode.
Fix a few instances where the register form of zext was used where zexti was
intended. Also get rid of the 64 bit only rip relative addressed version since
64 bit and real mode are mutually exclusive.

X86: Do a merge for the zero extension microop.

X86: Add microops for reading/writing debug registers.

X86: Add classes that break out the bits of the DR6 and DR7 registers.

X86: Check src1 for illegal values since that's the index we actually use.

X86: Implement the fence instructions. These are not microcoded.

CPU: Add a flag to identify a read barrier to the static inst class.

X86: Update stats now that prefetch is implemented.

X86: Implement a basic prefetch instruction.

X86: Use the right portion of a register for stores.

X86: Add IRQ4 to the Intel MP tables.

X86: Actually check page protections.

X86: Update CS later so stack accesses have the right permission checks.

CPU: Update stats now that there's no fetch in the middle of macroops.

CPU: Don't fetch when executing a macroop.
If the CPL changes mid macroop, the end of the instruction might not be
priveleged enough to execute the beginning.

X86: Use atCPL0 for accesses that are part of CPU machinery.

X86: Add a flag to force memory accesses to happen at CPL 0.

X86: Move where CS is set so CPL checks work out.

X86: Implement inUserMode for x86.

X86: Add a trace flag for tracing faults.

X86: Implement the sysret instruction in long mode.

X86: Implement the longmode versions of the syscall instruction.

X86: Make the microcode assembler recognize r8-r15.

X86: Add a wrattr microop.

X86: Add a trace flag for the page table walker.

X86: Make exceptions handle stack switching.

X86: Implement the LTR instruction.

X86: Fix segment limit checking.

X86: Add a check to chks to verify a task state segment descriptor.

X86: Add a check to chks which raises #GP(selector) if selector is NULL or not in the GDT.

X86: Add makeAtomicResponse to the read/write functions of x86 devices.

X86: Fix the timing mode of the page table walker.

X86: Update stats for in place TLB miss handling.

X86: Make the X86 TLB take advantage of delayed translations, and get rid of the fake TLB miss faults.

CPU: Implement translateTiming which defers to translateAtomic, and convert the timing simple CPU to use it.

SPARC: Adjust a few instructions to not write registers in initiateAcc.

X86: Make the stupd microop not update registers in initiateAcc.

ISA: Replace the translate functions in the TLBs with translateAtomic.

CPU: Get rid of translate... functions from various interface classes.

stats: reorganize how parameters are stored and accessed.

stats: move the limits stuff into the types.hh file

stats: get rid of the convoluted 'database' code.
Just use the stuff directly and things ought to be more clear

stats: Try to make the names of things more intuitive.
Basically, this means renaming several things called data to info, which
is information about the statistics.  Things that are named data now are
actual data stored for the statistic.

stats: clean up the statistics unittest

stats: fix text printout for distributions

stats: cleanup static stats to make startup work.
This is mainly to allow the unit test to run without requiring the standard
M5 stats from being initialized (e.g. sim_seconds, sim_ticks, host_seconds)

debug: Move debug_break into src/base

X86: Pass whether an access was a read/write/fetch so faults can behave accordingly.

Remove unnecessary building of FreeList/RenameMap in InOrder. Clean-up comments and O3 extensions InOrder Thread Context

events: Make trace events happen at the right priority.
Also, while we're at it, remember that priorities are in the Event class
and add a disable method to disable tracing.

Make etherdump timestamps zero-based.
We previously used the actual wall time for the base timestamps,
making etherdumps non-deterministic.  This fixes that problem and
gets rid of the "malformed packet" at the front that we needed to
provide the right base timestamp to wireshark/tcpdump.

sycalls: implement mremap() and add DATA flag for getrlimit(). mremap has been tested on Alpha, compiles for the rest but not tested. I don't see why it wouldn't work though.

Update stats for new prefetching fixes.
Prefetching is not enabled in any of our regressions, so no significant
stat values have changed, but zero-valued prefetch stats no longer
show up when prefetching is disabled so there are noticable changes
in the reference stat files anyway.

Fixes to get prefetching working again.
Apparently we broke it with the cache rewrite and never noticed.
Thanks to Bao Yungang <baoyungang@gmail.com> for a significant part
of these changes (and for inspiring me to work on the rest).
Some other overdue cleanup on the prefetch code too.

X86: Make the loader recognize 32 bit x86 processes.

traceflags: fix --trace-help

SCons: Fix read_command so it can properly deal with command strings

scons: clean up the main SConstruct file more.
Add some features to read_command so it works a little bit better
Clean up the mercurial checks.
Filter the user environment and only pick out the useful stuff.

style

Configs: Add support for the InOrder CPU model

InOrder: Import new inorder CPU model from MIPS.
This model currently only works in MIPS_SE mode, so it will take some effort
to clean it up and make it generally useful. Hopefully people are willing to
help make that happen!

syscall: Expose ioctl for MIPS

ExeTrace: Allow subclasses of the tracer to define their own prefix to dump

CPU: Prepare CPU models for the new in-order CPU model.
Some new functions and forward declarations are necessary to make things work

copyright: This file need not have had the more restrictive copyright.

scons: Require SCons version 0.98.1
This allows me to clean things up so we are up to date with respect to
deprecated features.  There are many features scheduled for permanent failure
in scons 2.0 and 0.98.1 provides the most compatability for that.  It
also paves the way for some nice new features that I will add soon

scons: Don't build the intermediate static library unless explicitly requested.
This means that similar to libm5_fast.so, you need to explicitly build
build/ALPHA_SE/libm5_fast.a if you want it.

Quell g++ 4.3 warning about operator ambiguity

some new files are missing copyright notices

X86: Add some missing default arguments.

X86: All x86 fault classes now attempt to do something useful.

X86: Make the fault classes handle error codes better.

X86: Make the long mode interrupt/exception microcode handle an error code.

X86: Distinguish between hardware and software interrupts/exceptions

X86: Fix the upper bound on some ranges that were setting up the micro code assembler.

X86: Make the chks microop check for the right int descriptor type.

X86: Touch up the interrupt entering microcode.

X86: Keep track of the vector for all exceptions/faults.

X86: Update stats now that the micropc isn't always reset on faults.

CPU: Don't always reset the micro pc on faults. Let the faults handle it.

X86: Fix the time keeping of the Local APIC timer.

X86: Find the natural lpj for this configuration.

X86: Fix the microcode for the LODS instruction.

X86: Add a root device to the kernel command line.

X86: Implement pciToDma.

X86: Configure the first PCI interrupt.

X86: Hook up the IDE controller interrupt line.

X86: Hook in a hard drive image.

X86: Take out the IDE noprobe kernel arguments.

X86: Fix some incorrect register widths.

X86: Add extended Intel MP entries correctly.

X86: Compute PCI config addresses correctly.