merge Mibuild into Migen

Add 'mibuild/' from commit '9d5931c969810a236de2a2713cfd5e509839d097'

git-subtree-dir: mibuild
git-subtree-mainline: 7e4024beb3cd10c31ee575eddf9a61d79e0d2c61
git-subtree-split: 9d5931c969810a236de2a2713cfd5e509839d097

genlib/fsm: rename {entering,leaving} to after_{entering,leaving}, add before_{entering,leaving}

flow/isd: update to new APIs

platforms/mixxeo: update DVI input timing constraints

rename milkymist-ng to MiSoC

plumbing: use Record.connect in Multiplexer/ Demultiplexer

util: add missing __init__.py

actorlib/spi/DMAWriteController: make ack_when_inactive a keyword-only arg

actorlib/spi: add ack_when_inactive parameter to DMA Write Controller

In some cases we don't want to stall the input pipeline when the DMA is inactive, setting ack_when_inactive to True will enable acknowledge of data when the DMA is inactive.

flow/plumbing/muxdemux: use existing connect() method instead of new function

flow/actor: Record.connect no longer takes kwargs

flow/plumbing: add Multiplexer and Demultiplexer

replace use of __dict__ with dir()/xdir()

flow: add AbstractActor busy signals

Better record layout parameterization mechanism

Revert "genlib/record: support passing params in same object"

This reverts commit 018afe57ef52b8040934319cac848437a2ba0163.

Revert "genlib/fifo: support RecordP"

This reverts commit c0d2b5a78947814eeb9476fe7ca4c1e3d27e02f4.

genlib/fifo: support RecordP

genlib/record: support passing params in same object

mixxeo: add DVI output pins

Merge branch 'master' of github.com:milkymist/mibuild

mixxeo: use -2 speed grade

mixxeo: swap pairs 0 and 1 on DVI1

platforms/mixxeo: add LED

genlib/fsm: add entering/ongoing/leaving methods

actorlib/fifo: do not duplicate safe write logic

actorlib/spi/DMAController: use EventSourceProcess

actorlib/spi: add optional irq generation on DMAController

actorlib/fifo: rewrite

* use classes for less code duplication
* the idea of decorator is to avoid passing common parameters (e.g. clock domain names) in module constructors, so remove those parameters
* style

examples/basic/namer: cleanup

actorlib: add fifo

bus/wb2lasmi: use existing interface to determine WB width to be consistent with other modules

wishbone/SRAM: fix non-32-bit bus

wishbone2lasmi: configurable data width

wishbone : add DownConverter

altera_quartus: fix import _Fragment

wishbone2lasmi : add support for 32 bits lasmim data width

genlib/misc: improve genericity of split/displacer/chooser

platforms/m1: resetless by default

add ternary operator sel ? a : b

add += operator to fragment

add mist synthesis mode to build

fhdl: improve naming of related signals

fhdl/namer: detect leaf nodes better

fhdl: move insert_resets to tools

fhdl: support for naming related signals

xilinx_ise: cleanup

namer: add HUID suffix step

Fix missing string replace. Added support for 32-bit ISE if 64-bit version is missing on 64-bit system.

namer: split by numbers

treeviz: support multiline labels

treeviz: improve layout of unbalanced trees

fhdl/namer: new namer with explicit tree

add tree visualizer

add edif build routines

fhdl/edif: adjust for use with mibuild

fhdl/edif: add support for inout signals

bank/csrgen: add get_offset function to pre-calculate register addresses

bank/description/AutoCSR: prefix csr/mem only once

setup.py: change license to BSD

Change license to BSD

fhdl: add EDIF back-end

platforms/mixxeo: new pin assignments to ease routing

csr: new data width API

bus/wishbone: configurable data width

genlib/record: support abstract signal width

pytholite/io: len -> flen

pythloite/ExprCompiler: attempt compile-time evaluation first

bus/csr/Initiator: correct read latency

actorlib/spi: remove unused function

fix synthesis translate on/off switch

fhdl: RenameClockDomains decorator

Fragment -> _Fragment

fhdl/specials/Instance: fix item sorting

genlib/roundrobin: fix n==1 case (correctly)

genlib/roundrobin.py: fix n==1 case

fhdl: compact Instance syntax

fhdl: do not export Fragment

examples/two_dividers: demonstrate InsertCE and InsertReset decorators

fhdl: introduce module decorators

genlib: remove direct uses of Fragment

examples: remove direct uses of Fragment

doc/dataflow: update to new API

doc: ASMI -> LASMI

doc/fhdl: document Module API

doc/bus/CSR: add automatic CSR name info

wishbone.py: add Crossbar (concurrent/parallel/many-to-many interconnect)

fsm.py: set reset_state

platforms/mixxeo: new pin assignments for 4 HDMI input ports

doc/bus: update

fhdl/tools: do not export resort_statements

Revert "fhdl/tools/group_by_target: remove resort_statements"

This reverts commit 939f01cee2ebec6df738652412b1048b958bf09f.

genlib/fifo/AsyncFIFO: fix data corruption bug

fhdl/tools/group_by_target: remove resort_statements

fhdl/tools: BUGFIX: fix group_by_target grouping

group_by_target does not properly combine target groups if statements
are presented in the order:

 ({A}, statement1)
 ({B}, statement2)
 ({A, B}, statement3)

which returns groups:

 ({A, B}, [statement1, statement3])
 ({B}, [statement2])

This patch fixes group_by_target such that the resulting group is:

 ({A, B}, [statement1, statement2, statement3])

Remove ASMI

fhdl/tools: clock domain merging for clock renaming

lasmibus: fix master locking

genlib/fifo: add test bench