litescope: rename host directory to software (to be coherent with others cores)

liteusb: add basic wishbone frontend (We could also reuse Etherbone in the future)

litescope: fix missing source ack on LiteScopeWishboneBridge

litescope/bridge: create a generic wishbone bridge that can be used with different phys (the phy needs to provide a sink/source with 8bits data).

- we can now pass a phy to LiteScopeWishboneBridge
- LiteScopeUART2Wishbone is only a specific LiteScopeWishboneBridge
- UART mux is removed since complicated and no longer useful (we can now create easily virtual UART over Ethernet, USB or PCIe) or simply add another UART for debug.

litescope: use full name in io.py

targets/minispartan6: add USBSoC (working, should also be usable on pipistrello)

liteusb: refactor software (use python instead of libftdicom in C) and provide simple example.

small modifications to fastftdi.c are also done to select our interface (A or B) and mode (synchronous, asynchronous)

liteusb: continue refactoring (virtual UART and DMA working on minispartan6)

- rename ft2232h phy to ft245.
- make crc optional
- fix depacketizer
- refactor uart (it's now only a wrapper around standard UART)
- fix and update dma

com/uart: add tx and rx fifos.

Since ressource usage is low with default depth of 16 (implemented in RAM LUTs) we don't keep old behaviour.
Tested successfully with BIOS and flterm.

liteusb: add ft2232h_sync_tb

liteusb: add FT2232HPHYAsynchronous PHY (Minispartan6+, Pipistrello), needs more simulations and on-board tests

liteusb: continue refactoring and add core_tb (should be almost OK)

misoclib/com/uart: remove liteeth dependency (copy/paste error)

liteeth: use Migen's Packetizer/Depacketizer, remove generic and move etherbone/tty to frontend

litesata: cleanup link

Merge branch 'master' of https://github.com/m-labs/misoc

liteusb: begin refactoring and simplification (wip)

liteeth: use new Migen modules from actorlib (avoid duplications between cores)

litepcie: use new Migen modules from actorlib (avoid duplications between cores)

litesata: split hdd model (phy, link, transport, command & hdd) and update simulations

litesata: use new Migen modules from actorlib/packet.py (avoid duplications between cores)

litesata: remove icarus_workaround.patch (obsolete)

spiflash: use SoC defines, add write_to_flash function

liteeth: do MII/GMII detection in gateware for gmii_mii phy

liteeth/phy/gmii: add default value for pads_register

liteeth: fix and improve 10/100/1000Mbps speed auto detection

liteeth/core/ip: simplify ip rx checksum control

liteeth: finish with_preamble_crc vs with_hw_preamble_crc renaming

liteeth/mac/core: simplify and fix padding

litescope: fix read in reg.py

litescope: remove repeat mode on drivers (not useful) and cleanup

lite* cores: changes permissions (+x) on make.py files and on litepcie init.sh file

litescope: add PCIe driver (mmap/Sysfs) and use it on litepcie example design

litepcie: fix asciiart in make.py

litepcie: add litepcie_phy_wrappers to extcores

litepcie: add linux driver + utilities (sysfs + dma)

add litepcie core

soc: add shadow_address parameter

When don't necessary want to have shadow memories and be able to start CSR at address 0x00000000(for example with an X86 CPU)

soc/cpuif: add with_access_functions parameter

When don't necessary need access functions in our csr.h (for example with an X86 CPU)

litesata/test: fix PYTHONPATH

CONTRIBUTING: minor fixes

Adding outgoing directory to .gitignore

The outgoing directory is specified in the CONTRIBUTING.md instructions and the
git-send-email example given at http://git-scm.com/docs/git-send-email#EXAMPLE

Adding a call to action and link to CONTRIBUTING.md file.

Adding CONTRIBUTING file to help guide new contributions.

GitHub highlights the CONTRIBUTING file when people send pull requests or
open issues, see https://github.com/blog/1184-contributing-guidelines

This file includes a start of guidelines for sending patches.

Fixes issue #7 - https://github.com/m-labs/misoc/issues/7

global: more pep8

we will have to continue the work... volunteers are welcome :)

global: pep8 (E261, E271)

global: pep8 (W262)

global: pep8 (E225)

global: pep8 (E222)

global: pep8 (E401)

global: pep8 (E203)

global: pep8 (E231)

global: pep8 (E201)

global: pep8 (E302)

global: pep8 (replace tabs with spaces)

litesata: more pep8 (when convenient), should be almost OK

litesata: pep8 (E265)

litesata: pep8 (E261, E271)

litesata: pep8 (W292)

litesata: pep8 (E225)

litesata: pep8 (E222)

litesata: pep8 (E401)

litesata: pep8 (E203)

litesata: pep8 (E231)

litesata: pep8 (E302)

litesata: pep8 (replace tabs with spaces)

litescope/examples_designs: add build directory

liteusb: more pep8 (when convenient), should be almost OK

liteusb: pep8 (E265)

liteusb: pep8 (E225)

liteusb: pep8 (E222)

liteusb: pep8 (E231)

liteusb: pep8 (E201)

liteusb: pep8 (E302)

liteusb: pep8 (replace tabs with spaces)

litescope: more pep8 (when convenient), should be almost OK

litescope: pep8 (E265)

litescope: pep8 (E261, E271)

litescope: pep8 (W292)

litescope: pep8 (E225)

litescope: pep8 (E222)

litescope: pep8 (E401)

litescope: pep8 (E203)

litescope: pep8 (E231)

litescope: pep8 (E201)

litescope: pep8 (E302)

litescope: pep8 (replace tabs with spaces)

liteeth: more pep8 (when convenient), should be almost OK

liteeth: pep8 (E265)

liteeth: pep8 (E261, E271)

liteeth: pep8 (W292)

liteeth: pep8 (E225)

liteeth: pep8 (E222)

liteeth: pep8 (E401)

liteeth: pep8 (E203)

liteeth: pep8 (E231)

liteeth: pep8 (E201)

liteeth: pep8 (E302)

liteeth: pep8 (replace tabs with spaces)

liteeth/phy/gmii: fix clock generation for mii mode (clock_pads.tx is an input)