fix 'write reg ' log call

add RC input to isa/caller.py

format code

maddhd[u]/maddld are official ops

format code

add first (correctly-working) ctr-mode sv.bc test

comment need for waiting on binutils update

fix no of iterations in comment, harmless but wrong

dump memory

better handling of memory copies, fix vpx_get4x4sse_cs_svp64

remove extra setvl instruction

add series of double-stride options to test_caller_svp64_dct.py

do not set striding on costables, keep them contiguous.
not totally sure this is a good idea, but hey

getting better, get rid of the ctr, group src/ref loads

scale-up svshape pseudo-code for striding in DCT/FFT

fix dct/fft test-functions with new "scaling" parameter
https://bugs.libre-soc.org/show_bug.cgi?id=930

missed setting zdim in svshape on DCT modes

use sv.subf

fix braces

whoops stride already has +1 from SVSTATE class

add SVzd to REMAP (svshape) "stride"
https://bugs.libre-soc.org/show_bug.cgi?id=930

add stride-multiplier for 2D DCT/FFT "in-place" offsets
https://bugs.libre-soc.org/show_bug.cgi?id=930

Initial SVP64 attempt to vpx_get4x4sse_cs_svp64_real()

use mr instead of li/addi pair

fix comments

add vpx_get4x4sse_cs_svp64_real() and wrapper

First form of fully working SVP64 version

reduce number of iterations in test, as it takes too long

necessary changes for run_a_simulation to work with pypowersim_wrapper

Initial attempt for SVP64 asm version of vpx_get_mb_ss_svp64_real()

add sv.madd* to sv_analysis

add sv.maddld test case

minor codemorph, whitespace

sv.bc reclassified as RM-2P-1S by eliminating SPRs.
strictly it should be RM-1P-1S but there is a bug. needs investigation.
sv_analysis temporarily classifies as twin predication for now

PoC simplified and isolated unit test for libvpx (VP8 & VP9) that uses pypowersim_wrapper

Initial PoC for calling pypowersim from within C code

remove messy string identification, use RM Mode from database
in sv/trans/svp64.py

add quick test and loooong test of pysvp64dis - branches split out

pysvp64asm: fix sz handling

power_insn: unify predicates

test_pysvp64dis: test vli specifier

pysvp64asm: support vli specifier

power_insn: support vli specifier

power_insn: simplify specifiers sorting

missed one sorting order in test_pysvp64dis.py

sort specifiers in pysvp64dis in lexicographical order

add two extra tests, sv.bc/m=r3/sz

power_insn: custom sz handling for branches

pysvp64asm: update sz upon snz specifier

add sv.bc/ctr/vsb unit test to test_pysvp64dis.py to show it is possible

power_insn: support vs/vsi/vsb/vsbi/ctr/cti specifiers

pysvp64asm: support branch modes

power_svp64_rm: sync it with tables

power_insn: support common branch disassembly

power_insn: simplify branch table

power_insn: provide SVL/CTR branch fields

add bc_ctr and bc_cti but not used yet

print out reg num in _check_regs, useful debug

test_pysvp64dis: test els specifier

power_insn: support els specifier

cut cruft in caller.py

codemorph on rc handling

codemorph

first interation (ha ha) src/dst iterators for ISACaller

codemorph reduce indentation

code cleanup on ISACaller write_output

rename to avoid conflict pred_dz from pred_dst_zero

another code-morph splitting out the src/dst mask preparation
from actual use of it to perform skipping (advancing src/dst step)

add function for calling a simulation

another code-morph working towards getting the predicate-skipping
into the iterator-looping

whitespace

code-morph in StepLoop work towards splitting into iterators

add svstate param to constructor of StepLoop, ISACaller

move two big step/loop functions into separate class out of ISACaller

power_insn: perform cleanup; turn comments into docstrings

code-comments identifying tables

simplify predicate mask reporting. assign dw=sw=mask then test 2P
and assign sw new value

use widths.get(dw/sw) and test empty/non-empty after.

fix predicate mask case when smask was zero but mmode was not
quick/easy way: use predicates.get((mmode,smask)) and if empty skip
added stack of tests, 1P and 2P, to test_pysvp64dis.py

no, better than hack-job, stop CROpSimpleRM deriving from MRBaseRM
that way it can handle "/rg" on its own

bit of a hack-job, a base class MRBaseRM - MapReduce RM - was confused
there is no need to report "/mr" on a "Simple" mode, which was deriving
from MRBaseRM

correct COopFF3RM and CRopSimpleRM: extra sz field and sz/dz/zz bit 6

power_insn: introduce common mr/mrr RM class

power_insn: support ff/pr predicates

pysvp64asm: restore original BO

power_insn: fix CR ops classes naming

power_insn: fix coding style

power_insn: introduce common dz/sz RM classes

power_insn: introduce common zz RM class

power_insn: introduce common Sat RM class

power_insn: introduce common FFPRRc0 RM class

power_insn: simplify RM classes naming

add first attempt at swapping inner/outer vl/subvl loops pack/unpack
no swap still fine, swap is borked

add new svstep mode setting up pack/unpack
in simplev.mdwn pseudocode

sigh, check length of string returned, if non-zero add space

sort out CR RM Mode (sz/dz bits moved, consistent)

add comments (links to URLs) into power_insns.py for RM modes

remove f"" use simpler code, easier to read

reverse decode_bo inv/eq/lt/le/etc. thing
rather than piss about modifying the table itself, do an MSB0-LSB0 swap

dumb. accidentally removed test-call