isa/bcd.mdwn: fix incorrect declaration

In pseudocode used in our markdown files, dc[16] does not mean that
we declare a variable of 16 bits; it only means that we access bit
16 of variable dc. Details:

https://bugs.libre-soc.org/show_bug.cgi?id=656#c15

add SVP64 i-DCT unit test for inner butterfly, coefficients pre-computed
at present

add i-DCT SVP64 unit test for outer butterfly

add iDCT modes to interim svshape instruction pseudo-code

corrections to iDCT demo printout

isa/bcd.mdwn: fix assignment operator

isa/bcd.mdwn: update addg6s pseudocode

Not only this pseudocode is wrong, since some actions are put inside
the loop, but also the algorithm as is cannot be translated due to
use of function call (carry_out). For more details, check these
discussions:

https://libre-soc.org/irclog/%23libre-soc.2021-07-28.log.html
https://bugs.libre-soc.org/show_bug.cgi?id=656

isatables: cbcdtd instruction

isatables: cdtbcd instruction

got i-DCT yield schedule operational in fastdctlee.py test

start adding i-dct schedule with debug-print, hard to tell what is going on
need to actually create a schedule-variant of i-DCT function, next

random experimentation landed eventually on a "pass" of iDCT with
in-place half-swapping

use coefficient table in iDCT

move half-reverse to before outer butterfly in I-DCT

get byte-swapping functional in inverse-dct proof-of-concept

sigh, I-DCT had to reverse the order of middle loop to stop
overwrite-accumulation of iterative sum

start on inverse dct, turning recursive to iterative

start on inverse DCT, transforming to iterative

got DCT LD-bit-rev demo operational in unit test

fix LD/ST bitreverse with Matrix REMAP to instead be non-bitreversed.
slightly meaningless to bit-reverse on matrix LDs, but it is still possible

argh, have LD-bitreverse select the offset from RA REMAP schedule

add mode for half-swap, to be combined with LD-bit-reversed for loading DCT
data

code comments

fix test_power_decoder.py

get DCT shortened table operational

isatables: addg6s instruction

power_enums: cbcdtd instruction

power_enums: cdtbcd instruction

power_enums: addg6s instruction

adding reduced COS table DCT test

add new DCT inner butterfly shorter COS-gen mode unit test

fix new COSTABLE generator unit test,
cross-reference it to transcendentals scalar version

fix up DCT modes for inner/outer butterfly,
add new costables schedule and set up REMAP correctly

argh, LD/ST using DS has to be computed differently.
multiply DS by four, then compute SVP64 ELSTRIDE/UNITSTRIDE, then
*divide* DS by four afterwards
TODO, illegal instruction if the 2 LSBs are non-zero? does this ever occur?

fix errors in detection of ffmadds (etc), enabling FFT twin-regs moed
when it should not have been.  affected fcoss/fsins/fcfids

clear persist bit if setvl explicitly called

add new cos coefficient pre-computed and on-the-fly mode,
reorganise DCT modes due to needing more bits

use ydimsz as sub-mode in DCT/FFT butterfly

use std not stw in transcendentals ld/st-convert test

add dct cos 8 table test

add sv.fcoss SVP64Asm support

add DS-Form support for sv.std

added an extra SVP64 instruction, svstep, to replace setvl
"get end state" mode

add experiment to convert int to float and multiply by PI etc.
for later use in DCT

add ability to get current SVSHAPE indices into a register,
using setvl "Vertical First" test mode

comments

add DCT unit test combining DCT inner and outer butterfly

make REMAP persistent (if persistence requested) even on svshape

create schedule for calculating COS coefficient in DCT

add DCT outer butterfly iterative overlapping ADD schedule

add DCT outer butterfly svshape setup

small inner DCT butterfly test, fix up order of fdmadds

add DCT inner butterfly results test

"fix" fdmadd DCT mul-add-sub unit test with values that will
not cause rounding.  "good enough" for now

add sv.fdmadds unit test

add sv.fdmadds to SVP64Asm

add DCT mul-add to CSV and enums

add DCT variant of twin MUL-ADD.  actually an add and a MUL-SUB

add DCT butterfly mode into svremap

set up submodes for SVSHAPE, to include DCT butterfly yielders

split out 2nd dct outer butterfly scheduler

half way through converting in-place dct to yield unit test

add inner and outer yield version of DCT inner and out butterfly

copy of halfrev2 algorithm updated

simplification of halfrev2 algorithm (really neat)

add REMAP DCT yield schedule function, TODO

add hybrid LD-ST-bitreverse with REMAP as an experiment

corrections to SVP64 LD/ST unit tests

comments

create cos table independent, outside of the inner loops

cleanup

add iterative list-reversing algorithm, replace recursive variant.
actually really simple (to implement in hardware)

pre-reverse order of data indices in DCT so that *after* the inner
butterfly is done the data is in the correct order for the outer one.
this so that no data-swaps are needed

temporary reordering after the DCT schedule is carried out, this removes
the need for *data* swaps.

realised that SVSHAPE0-3 is not privileged

add inner sub-loop testing from svstep Rc=1

comments

comments

bit of a reorg, adding option to test end of inner loops of SVSTATE(s)
needed to pass the immediate to svstep as an option of which
SVSTATE0-3 to test

do in-place swap

annoying: missed out something in the unit test, not working yet

simplify DCT code

create coefficient table for DCT outside of loops

update comments

more comments

update comments and license

remove unneeded code

no need for len(j) > 1 test, half of 1 is zero which stops swap anyway

remove unneeded code

swap the indices rather than the data in DCT top half: bizarrely this works!

remove copy, use in-place with post-inner-loop swap

add experimental order-reversing code (commented out) to DCT

code comments

whitespace cleanup

move bit-reversing to before MULs in DCT

reverse bit-order of in-place outer DCT butterfly

finallygot the DCT outer butterfly correct

got cos intermediate working on iterative dct

experimenting to create iterative version of dct

use lists rather than list incomprehension