Added FSM test bench

Added "sat -prove-skip"

Fixed build with gcc-4.6

Use "-keepdc" in "miter -equiv -flatten"

Also allow "module foobar(input foo, output bar, ...);" syntax

Added adff2dff.v (for techmap -share_map)

Added AST_MULTIRANGE (arrays with more than 1 dimension)

Various improvements in memory_dff pass

Various fixes and improvements in wreduce pass

Removed old "constmap" from wreduce code

Added support for truncating of wires to wreduce pass

Cleanups and improvements in wreduce pass

Added mux support to wreduce command

Improved scope resolution of local regs in Verilog+AST frontend

Fixed AST handling of variables declared inside a functions main block

Added "show -signed"

Added support for non-standard "module mod_name(...);" syntax

Added RTLIL::IdString::in(...)

Fixed "share" for memory read ports

Added "wreduce" to some of the standard test benches

Progress in "wreduce" pass

Added "wreduce" command (work in progress)

Added query() API to ModIndex

Added ID() macro for static IdStrings

Implemented recursive techmap

Fixes in show command (related to new IdString)

Implemented simplemap support for "techmap -extern"

Fixed a va_list corruption in logv_error()

Be more conservative with printing decimal numbers in verilog backend

Improved verilog output for ordinary $mux cells

Bugfix in "techmap -extern"

Removed at() method from RTLIL::IdString

No implicit conversion from IdString to anything else

More bugfixes related to new RTLIL::IdString

Limit size of log_signal buffer to 100 elements

Improvements in new RTLIL::IdString implementation

Fixed a performance bug in opt_reduce

Implemented new reference counting RTLIL::IdString

Fixed memory corruption related to id2cstr()

More cleanups related to RTLIL::IdString usage

Preparations for RTLIL::IdString redesign: cleanup of existing code

Added logfile hash to statistics footer

Replaced sha1 implementation

Added per-pass cpu usage statistics

Added ModIndex helper class, some changes to RTLIL::Monitor

Packed SigBit::data and SigBit::offset in a union

Consolidated hana test benches into fewer files

for pf in test_simulation_{always,and,buffer,decoder,inc,mux,nand,nor,or,seq,shifter,sop,techmap,xnor,xor}; do
gawk 'FNR == 1 { printf("\n// %s\n",FILENAME); } { gsub("^module *", sprintf("module f%d_",ARGIND)); print; }' \
    ${pf}_*_test.v > $pf.v; ../tools/autotest.sh $pf.v; mv -v ${pf}_*_test.v Attic/; done;

..etc..

Added "test_autotb -n <num_iter>" option

Renamed modwalker.h to modtools.h

Various cleanups in Makefile, Renamed default configurations

Added compiler + compiler version + compiler flags to version string

Fixed build of verific bindings

Renamed port access function on RTLIL::Cell, added param access functions

Added "trace" command

Added RTLIL::Monitor

Added module->design and cell->module, wire->module pointers

Moved some stuff to kernel/yosys.{h,cc}, using Yosys:: namespace

Renamed "stdcells.v" to "techmap.v"

Added "techmap -assert"

Reorganized stdcells.v (no actual code change, just moved and indented stuff)

Added "yosys -A"

Added "yosys -Q"

Added techmap CONSTMAP feature

Fixed counting verilog line numbers for "// synopsys translate_off" sections

Added write_file command

Added "make -j{N}" support to "make test"

Improvements in test_cell

New techmap default rules for $shr $sshr $shl $sshl

Using native ezSAT shift ops in satgen, fixed $shift and $shiftx SAT models

Added native support for shift operations to ezSAT

Added "log_dump_val_worker(char *v)"

Added CodingStyle document

Added "kernel/yosys.h" and "kernel/yosys.cc"

Added "test_cell" command

Renamed "write_autotest" to "test_autotb" and moved to passes/tests/

Fixed Verilog pre-processor for files with no trailing newline

Bugfix in simlib.v for iverilog

Allow "hierarchy -generate" for $__ cells

Added "techmap -map %{design-name}"

Added $shift and $shiftx cell types (needed for correct part select behavior)

Removed left over debug code

Fixed part selects of parameters

Set results of out-of-bounds static bit/part select to undef

Fixed RTLIL code generator for part select of parameter

Fixed width detection for part selects

Added support for "upto" wires to Verilog front- and back-end

Added wire->upto flag for signals such as "wire [0:7] x;"

Using log_assert() instead of assert()

Added std::initializer_list<> constructor to SigSpec

Added cover() to all SigSpec constructors

Fixed signdness detection of expressions with bit- and part-selects

Improvements in tests/vloghtb

Added techmap -extern

Added proper Design->addModule interface

Added topological sorting to techmap

Added SigPool::check(bit)

Small improvements in PerformanceTimer API

Fixed bug in opt_clean

Improved performance of opt_const on large modules

Added RTLIL::SigSpec::remove_const() handling of packed SigSpecs