simplebus: export GetSigName function

corelogic: multimux module

verilog: handle default in case statements

fhdl: improve automatic signal naming

Corelogic conversion example

corelogic: MC divider module

fhdl: support negation operator

verilog: fix unary operator conversion

corelogic: round-robin module

Named buses

wishbone: add missing SEL

instances: signal override

Wishbone declarations

Simple bus base class

Instance support

fhdl: fix implicit slice index

fhdl: cleanup value bv

Variable conversion

Cleanup

Case support + register bank generator

CSR bus definitions

Examples folder

Reset insertion

Verilog generator

Initial import, FHDL basic structure, divider example