Merge pull request #460 from mithro/g3-fixes

Bunch of small fixes

Merge pull request #461 from mithro/travis-rework

travis: Print branches before fetching, try both locations.

travis: Print branches before fetching, try both locations.

minisat: Make update script executable.

minisat: Only define __STDC_XXX_MACROS if not already defined.

Replace;
 #define __STDC_LIMIT_MACROS
 #define __STDC_FORMAT_MACROS

With
 #ifndef __STDC_LIMIT_MACROS
 #define __STDC_LIMIT_MACROS
 #endif
 #ifndef __STDC_FORMAT_MACROS
 #define __STDC_FORMAT_MACROS
 #endif

This fixes a compile warning if you are defining these macros in your
CXXFLAGS (as some distros do).

minisat: Remove template with gzFile specialization.

All the other gzFile functions have been removed but this template was
still left around.

subcircuit: Class with virtual methods should have virtual destructor.

Fixes a compile warning.

* https://stackoverflow.com/questions/1123044/when-should-your-destructor-be-virtual

Merge pull request #446 from mithro/travis-rework

Reworking the Travis CI for Yosys.

travis: Use the cache.

travis: Adding gcc-4.8 and gcc-6 on Linux.

travis: Reworking travis setup.

 * Move the code into scripts inside .travis directory.
 * Build on multiple compiler versions.

Fixes #442 - Make travis build pass
Fixes #441 - Fix git version information on travis build
Fixes #440 - Make travis cache the iverilog build

Merge branch 'master' of github.com:cliffordwolf/yosys

Add Verilog "automatic" keyword (ignored in synthesis)

Merge pull request #455 from daveshah1/up5k

Add UltraPlus specific cells to ice40 techlib

Remove unnecessary keep attributes

Accept real-valued delay values

Merge pull request #452 from cr1901/master

Accommodate Windows-style paths during include-file processing.

Merge pull request #453 from dh73/master

Updating Intel FPGA subsystem with Cyclone 10, minor changes in examples/intel directory and Speedster cells

Merge branch 'master' into up5k

Add "synth_ice40 -vpr"

Add some UltraPlus cells to ice40 techlib

Fixed the -vout flag to -vqm in examples/intel directory

Accommodate Windows-style paths during include-file processing.

Initial Cyclone 10 support

Merge https://github.com/cliffordwolf/yosys

Organizing Speedster file names

Add support for editline as replacement for readline

Add "ltp" command

Fix SMT2 handling of initstate in sub-modules

Fix memory corruption bug in opt_rmdff

Fix typo in opt_clean log message

Improve smtio performance by using reader thread, not writer thread

Use separate writer thread for talking to SMT solver to avoid read/write deadlock

Improve p_* functions in smtio.py

Disable OSX in .travis.yml

Add ENABLE_DEBUG config flag

Update ABC to hg rev f6838749f234

Remove vhdl2verilog

Capsulate smt-solver read/write in separate functions

Fix a bug in yosys-smtbmc in ROM handling

Remove PSL example from tests/sva/

Remove all PSL support code from verific.cc

Merge pull request #437 from mithro/master

Adding COPYING file with license information.

Adding COPYING file with license information.

This allows GitHub and other tools to detect the license info. Providing
a COPYING for LICENSE file is also pretty standard.

Revert 90be0d8 as it causes endless loops for some designs

Add "verific -vlog-libdir"

Add "verific -vlog-incdir" and "verific -vlog-define"

Update Verific README

Merge pull request #434 from Kmanfi/vector_fix

Fix input vector for reduce cells.

Fix input vector for reduce cells.

Add Verific fairness/liveness support

Update ABC to hg rev 6283c5d99b06

Merge branch 'master' of github.com:cliffordwolf/yosys

Start work on pre-processor for Verific SVA properties

Rewrite ABC output to include proper net names in timing report

Add timing constraints to osu035 example

Remove some dead code

Allow $past, $stable, $rose, $fell in $global_clock blocks

Add $shiftx support to verilog front-end

Update ABC to hg rev 0fc1803a77c0

Clean whitespace and permissions in techlibs/intel

Improve handling of Verific errors

Improve Verific error handling, check VHDL static asserts

Add blackbox command

Fix nasty bug in Verific bindings

Merge branch 'pr_ast_const_funcs' of https://github.com/udif/yosys

Merge branch 'fix_shift_reduce_conflict' of https://github.com/udif/yosys

Merge branch 'dh73-master'

Rename "write_verilog -nobasenradix" to "write_verilog -decimal"

Tested and working altsyncarm without init files

Fixed wrong declaration in Verilog backend

Adding Cyclone IV (E, GX), Arria 10, Cyclone V and LPM functions (ALTPLL and M9K); M9K is not finished yet. Achronix Speedster also in this commit. Both Arria10 and Speedster-i are still experimental due complexity, but you can experiment around those devices right now

Turned a few member functions into const, esp. dumpAst(), dumpVlog().

Resolved classical Bison IF/THEN/ELSE shift/reduce conflict using the textbook solution
(Oreilly 'Flex & Bison' page 189)

Add first draft of eASIC back-end

Fix synth_ice40 doc regarding -top default

Allow $size and $bits in verilog mode, actually check test case

Merge pull request #425 from udif/udif_dollar_bits

Add $bits() and $size()

Merge pull request #421 from stephengroat/osx-travis

Add osx tests using brew bundle

delete bad backslash

forgot to install bundles

Add osx tests using brew bundle

Increase maximum LUT size in blifparse to 12 bits

$size() now works correctly for all cases!
It seems the issues was that AST_MULTIRANGE is converted into a multirange_dimensions[] array on the AST_MEMORY node directly.

$size() seems to work now with or without the optional parameter.
Multidimensional arrays still don't work. I suspect the problem is that the array is flattened into a 1D array before $size() is evaluated.

Parse reals as string in JSON front-end

Merge branch 'vlogpp-inc-fixes'

Minor coding style fix

Merge branch 'master' of https://github.com/combinatorylogic/yosys into combinatorylogic-master

enable $bits() and $size() functions only when the SystemVerilog flag is enabled for read_verilog

Added $bits() for memories as well.

$size() now works with memories as well!

Add $size() function. At the moment it works only on expressions, not on memories.

Fix ignoring of simulation timings so that invalid module parameters cause syntax errors

Adding support for string macros and macros with arguments after include

Merge pull request #413 from azonenberg/extract-reduce-tweaks

Added support for off-chain loads in extract_reduce

Added missing "break"

Implemented off-chain support for extract_reduce

extract_reduce now only removes the head of the chain, relying on "clean" to delete upstream cells. Added "-allow-off-chain" flag, but it's currently ignored.

Merge branch 'master' of github.com:cliffordwolf/yosys