anlogic: support BRAM mapping

Anlogic FPGAs all have two kinds of BRAMs, one is 9bit*1K when being
true dual port (or 18bit*512 when simple dual port), the other is
16bit*2K.

Supports mapping of these two kinds of BRAMs. 9Kbit BRAM in SDP mode and
32Kbit BRAM with 8bit width are not support yet.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Bump version

Merge pull request #3115 from whitequark/issue-3112

cxxrtl: demote wires not inlinable only in debug_eval to locals

Merge pull request #3114 from whitequark/issue-3113

bugpoint: avoid infinite loop between -connections and -wires

preprocessor: do not destroy double slash escaped identifiers

The preprocessor currently destroys double slash containing escaped
identifiers (for example \a//b ). This is due to next_token trying to
convert single line comments (//) into /* */ comments. This then leads
to an unintuitive error message like this:
ERROR: syntax error, unexpected '*'

This patch fixes the error by recognizing escaped identifiers and
returning them as single token. It also adds a testcase.

cxxrtl: demote wires not inlinable only in debug_eval to locals.

Fixes #3112.

Co-authored-by: Irides <irides@irides.network>

bugpoint: avoid infinite loop between -connections and -wires.

Fixes #3113.

Bump version

Merge pull request #3111 from whitequark/issue-3110

Fix null pointer dereference after failing to extract DFF from memory

Hotfix for run_shell auto-detection

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix null pointer dereference after failing to extract DFF from memory.

Fixes #3110.

Bump version

Merge pull request #3108 from YosysHQ/claire/verificdefs

Add YOSYS to the implicitly defined verilog macros in verific

Add YOSYS to the implicitly defined verilog macros in verific

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Add clean_zerowidth pass, use it for Verilog output.

This should remove instances of zero-width sigspecs in the netlist,
avoiding problems in the Verilog backend with emitting them.

See #3103.

Merge pull request #3105 from whitequark/cxxrtl-reset-memories-2

cxxrtl: preserve interior memory pointers across reset

Bump version

Fix unused param warning with ENABLE_NDEBUG.

rtlil: Dump empty connections when whole module is selected.

Without this, empty connections will be always skipped by `dump`, since
they contain no selected wires.  This makes debugging rather confusing.

cxxrtl: preserve interior memory pointers across reset.

Before this commit, values, wires, and memories with an initializer
were value-initialized in emitted C++ code. After this commit, all
values, wires, and memories are default-initialized, and the default
constructor of generated modules calls the reset() method, which
assigns the members that have an initializer.

Merge pull request #3103 from whitequark/write_verilog-more-zero-width-values

write_verilog: dump zero width sigspecs correctly

cxxrtl: use unique_ptr<value<>[]> to store memory contents.

This makes the depth properly immutable.

write_verilog: dump zero width sigspecs correctly.

Before this commit, zero width sigspecs were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

PR #1203 has addressed this issue before, but in an incomplete way.

Bump version

Merge pull request #3102 from YosysHQ/claire/enumxz

Fix verific import of enum values with x and/or z

Fix verific import of enum values with x and/or z

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #3097 from YosysHQ/modport

If direction NONE use that from first bit

Update verific.cc

Ad-hoc fixes/improvements

Merge pull request #3099 from YosysHQ/claire/readargs

Use "read" command to parse HDL files from Yosys command-line

Fix the tests we just broke

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Added "yosys -r <topmodule>"

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Use "read" command to parse HDL files from Yosys command-line

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

opt_mem_priority: Fix non-ascii char in help message.

This is a fixed version of #3072.

If direction NONE use that from first bit

Bump version

Next dev cycle

Release version 0.12

Update manual

Add gitignore for gatemate

Make sure cell names are unique for wide operators

Bump version

Update CHANGELOG and CODEOWNERS

Bump version

intel_alm: preliminary Arria V support

sta: very crude static timing analysis pass

Co-authored-by: Eddie Hung <eddie@fpgeh.com>

Bump version

Merge pull request #3080 from YosysHQ/micko/init_wire

Give initial wire unique ID, fixes #2914

Give initial wire unique ID, fixes #2914

Bump version

Support parameters using struct as a wiretype (#3050)

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Bump version

synth_gatemate Revert cascade A/B port  mixup

synth_gatemate: Remove iob_map invokation

synth_gatemate: Add block RAM cascade support

* add simulation model for block RAM cascade in 40K mode
* limit 20K_SDP and 40K_SDP to 40 and 80 bits (the only useful configurations)

synth_gatemate: Remove obsolete iob_map

synth_gatemate: Update pass

* remove `write_edif` and `write_blif` options
* remove redundant `abc` call before muxcover
* update style

synth_gatemate: Remove specify blocks

synth_gatemate: Remove gatemate_bramopt pass

synth_gatemate: Apply new test practice with assert-max

synth_gatemate: Fix fsm test

synth_gatemate: Revise block RAM read modes and initialization

* enable mixed read-width / write-width ports in SDP mode
* fix NO_CHANGE and WRITE_THROUGH behavior during read access
* remove redundant zero-initialization
* set A/B_WE bit during map (gatemate_bramopt pass could be removed later)
* differentiate "upper" and "lower" initialization for cascade mode

synth_gatemate: Remove unsupported FF initialization

synth_gatemate: Rename multiplier factor parameters

synth_gatemate: Registers are uninitialized

Allow initial blocks to be disabled during tests

Wrap initial blocks with a NO_INIT so that tests for archs without register initialization feature don't fail.

synth_gatemate: Apply review remarks

* remove unused techmap models in `map_regs.v`
* replace RAM initilization loops with 320-bit-writes
* add script to test targets in top-level Makefile
* remove `MAXWIDTH` parameter and treat both vector widths individually in `mult_map.v`
* iterate over all modules in `gatemate_bramopt` pass

synth_gatemate: Apply review remarks

synth_gatemate: Initial implementation

Signed-off-by: Patrick Urban <patrick.urban@web.de>

Bump version

show: Fix wire bit indexing.

Fixes #3078.

update abc

Update abc

Bump version

Merge pull request #3075 from YosysHQ/micko/verific_mem_size

No need to allocate more memory than used

Merge pull request #3077 from YosysHQ/claire/genlib

Add genlib support to ABC command

Spelling fix in abc.cc

Add genlib support to ABC command

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

iopadmap: Fix ebmarassing typo

No need to alocate more memory than used

Bump version

genrtlil: Fix displaying debug info in packages

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

iopadmap: Add native support for negative-polarity output enable.

Bump version

Update CODEOWNERS

Limit macOS GH actions

Bump version

synth_gowin: move splitnets to after iopadmap (#2435)

manual: fix pdflatex inputenc undefined char error

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Remove noalu from synth_gowin json output as Apicula now supports it

Bump version

gowin: widelut support (#3042)

Bump version

Next dev cycle

Release version 0.11

Must use latest flex to generate c++17 compatible code

Make it work on all

Correct way of setting maybe_unsused on labels

Add missing changelog item