ast: avoid intermediate wires/assigns when lowering to AST_MEMINIT.

Before this commit, every initial assignment to a memory generated
two wires and four assigns in a process. For unknown reasons (I did
not investigate), large amounts of assigns cause quadratic slowdown
later in the AST frontend, in processAst/removeSignalFromCaseTree.
As a consequence, common and reasonable Verilog code, such as:
  reg [`WIDTH:0] mem [0:`DEPTH];
  integer i; initial for (i = 0; i <= `DEPTH; i++) mem[i] = 0;
took extremely long time to be processed; around 80 s for a 8-wide,
8192-deep memory.

After this commit, initial assignments where address and/or data are
constant (after `generate`) do not incur the cost of intermediate
wires; expressions like `mem[i+1]=i^(i<<1)` are considered constant.
This results in speedups of orders of magnitude for common memory
sizes; it now takes merely 0.4 s to process a 8-wide, 8192-deep
memory, and only 5.8 s to process a 8-wide, 131072-deep one.

As a bonus, this change also results in nontrivial speedups later
in the synthesis pipeline, since pass sequencing issues meant that
all of these intermediate wires were subject to transformations such
as width reduction, even though they existed solely to be constant
folded away in `memory_collect`.

Merge pull request #1682 from YosysHQ/eddie/opt_after_techmap

synth_*: call 'opt -fast' after 'techmap'

synth_*: call 'opt -fast' after 'techmap'

shiftx2mux: fix select out of bounds

Merge pull request #1576 from YosysHQ/eddie/opt_merge_init

opt_merge: discard \init of '$' cells with 'Q' port when merging

Merge pull request #1650 from YosysHQ/eddie/shiftx2mux

techmap LSB-first for compatible $shift/$shiftx cells

abc9_ops: -reintegrate to use derived_type for box_ports

Merge remote-tracking branch 'origin/master' into eddie/shiftx2mux

Merge pull request #1638 from YosysHQ/eddie/fix1631

clk2fflogic: work for bit-level $_DFF_* and $_DFFSR_*

Merge pull request #1661 from YosysHQ/eddie/abc9_required

abc9: add support for required times

Add opt_lut_ins pass. (#1673)

Merge pull request #1516 from YosysHQ/dave/dotstar

sv: Add support for wildcard port connections (.*)

Update CHANGELOG and README

Signed-off-by: David Shah <dave@ds0.me>

sv: Improve handling of wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: More tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Correct handling of wildcard port connections with default values

Signed-off-by: David Shah <dave@ds0.me>

sv: Add tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Resolve SV wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: Add lexing and parsing of .* (wildcard port conns)

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1647 from YosysHQ/dave/sprintf

ast: Add support for $sformatf system function

Merge pull request #1657 from YosysHQ/dave/xilinx-dsp-multonly

synth_xilinx: add -dsp-multonly

xilinx: use RAM32M/RAM64M for memories with two read ports

This fixes inefficient LUT RAM usage for memories with one write
and two read ports (commonly used as register files).

xilinx_dsp: Add multonly scratchpad var to bypass

Signed-off-by: David Shah <dave@ds0.me>

json: remove the 32-bit parameter special case

Before, the rules for encoding parameters in JSON were as follows:

- if the parameter is not a string:

  - if it is exactly 32 bits long and there are no z or x bits, emit it
    as an int
  - otherwise, emit it as a string made of 0/1/x/z characters

- if the parameter is a string:

  - if it contains only 0/1/x/z characters, append a space at the end
    to distinguish it from a non-string
  - otherwise, emit it directly

However, this caused a problem in the json11 parser used in nextpnr:
yosys emits unsigned ints, and nextpnr parses them as signed, using
the value of INT_MIN for values that overflow the signed int range.
This caused destruction of LUT5 initialization values.  Since both
nextpnr and yosys parser can also accept 32-bit parameters in the
same encoding as other widths, let's just remove that special case.
The old behavior is still left behind a `-compat-int` flag, in case
someone relies on it.

Merge pull request #1668 from gsomlo/gls-abc9-external

abc9: Fix regression breaking support for use of ABCEXTERNAL

abc9: restore ability to use ABCEXTERNAL

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #1667 from YosysHQ/clifford/verificnand

Add Verific support for OPER_REDUCE_NAND

Merge pull request #1503 from YosysHQ/eddie/verific_help

`verific` pass to print help message when command syntax error

Merge pull request #1654 from YosysHQ/eddie/sby_fix69

verific: unflatten struct ports

Add Verific support for OPER_REDUCE_NAND

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge branch 'vector_fix' of https://github.com/Kmanfi/yosys

Also some minor fixes to the original PR.

Merge pull request #1662 from YosysHQ/dave/opt-reduce-move-check

opt_reduce: Call check() per run rather than per optimised cell

Merge pull request #1665 from YosysHQ/clifford/edifkeep

Preserve wires with keep attribute in EDIF back-end

Merge pull request #1659 from YosysHQ/clifford/experimental

Add log_experimental() and experimental() API and "yosys -x"

Merge pull request #1510 from pumbor/master

handle anonymous unions to fix #1080

Preserve wires with keep attribute in EDIF back-end

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1559 from YosysHQ/efinix_test_fix

Fix for non-deterministic test

Add "help -all" and "help -celltypes" sanity test

synth_xilinx: cleanup help

synth_xilinx: fix help when no active_design; fixes #1664

xilinx: Add simulation model for DSP48 (Virtex 4).

Merge remote-tracking branch 'origin/master' into eddie/opt_merge_init

Merge pull request #1660 from YosysHQ/eddie/abc9_unpermute_luts

Unpermute LUT ordering for ice40/ecp5/xilinx

Add and use SigSpec::reverse()

Fix unresolved conflict from #1573

Updated test to use assert-max

Improve logging use of experimental features

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1567 from YosysHQ/eddie/sat_init_warning

sat: suppress 'Warning: ignoring initial value on non-register: ...' when init[i] = 1'bx

Merge pull request #1573 from YosysHQ/eddie/xilinx_tristate

synth_xilinx: error out if tristate without '-iopad'

opt_reduce: Call check() per run rather than per optimised cell

Signed-off-by: David Shah <dave@ds0.me>

redirect fuser stderr to /dev/null

Merge pull request #1553 from whitequark/manual-dffx

Document $dffe, $dffsr, $_DFFE_*, $_DFFSR_* cells

abc9_ops: -check for negative arrival/required times

Fix $lut input ordering -- SigSpec(std::initializer_list<>) is backwards

Just like Verilog...

Import tests from #1628

xilinx/ice40/ecp5: undo permuting LUT masks in lut_map

Now done in read_aiger

Merge pull request #1619 from YosysHQ/eddie/abc9_refactor

Refactor `abc9` pass

Fix typo

Merge branch 'eddie/abc9_refactor' into eddie/abc9_required

abc9_ops: add comments

Merge remote-tracking branch 'origin/master' into eddie/verific_help

verific: no help() when no YOSYS_ENABLE_VERIFIC

verific: also unflatten for 'hierarchy' flow as per @cliffordwolf

Merge pull request #1656 from YosysHQ/eddie/ice40_abc9_warnings

ice40: reduce ABC9 internal fanout warnings with a param for CI->I3

Add log_experimental() and experimental() API and "yosys -x"

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1658 from YosysHQ/clifford/smtbmcsolvernotfound

Improve yosys-smtbmc "solver not found" handling

Improve yosys-smtbmc "solver not found" handling

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1613 from porglezomp-misc/version-flag-alias

Add --version and -version as aliases for -V

read_aiger: set abc9_box_seq attr

ice40: add SB_SPRAM256KA arrival time

ice40: reduce ABC9 internal fanout warnings with a param for CI->I3

verific: unflatten struct ports

abc9: -reintegrate recover type from existing cell, check against boxid

simple_abc9 tests to discard whitebox before write for sim

simple_abc9 tests to discard whitebox before write for sim

abc_box_id -> abc9_box_id in test

abc9: warning message if no modules selected

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

Test for (* keep *)-ed abc9_box_id

abc9_ops: -prep_xaiger to skip (* keep *) cells

abc_box_id -> abc9_box_id in test

abc9_ops -prep_dff: insert async s/r mux in holes when replacing $_DFF_*

alumacc: undo accidental commit

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

read_aiger: also parse abc9_mergeability

Merge remote-tracking branch 'origin/eddie/abc9_fixes' into eddie/abc9_refactor

Merge pull request #1652 from YosysHQ/eddie/abc9_fixes

Eddie/abc9 fixes

abc9: error out if flip-flop init is 1'b1 for '-dff'

Due to ABC sequential synthesis restriction

abc9: fix scratchpad entry abc9.verify

Update tests with reduced area

Explicitly create separate $mux cells

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Fix tests -- when Y_WIDTH is non-pow-2

Move from +/shiftx2mux.v into +/techmap.v; cleanup

New techmap +/shiftx2mux.v which decomposes LSB first; better for ABC

read_aiger: discard LUT inputs with nodeID == 0; not < 2

read_aiger: ignore constant inputs on LUTs

write_xaiger: fix for (* keep *) on flop output

Merge pull request #1637 from YosysHQ/mwk/fix-1634

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Merge pull request #1629 from YosysHQ/mwk/edif-z

edif: Just ignore connections to 'z