bus/csr: add SRAM

bank/csrgen: interface -> bus

bank/description: define reset value of read signal

actorlib/sim: drive busy high until generator is finished

bus/wishbone/sram: accept memories < 32 bits

bus/wishbone: add SRAM

pytholite: fix bit width of selection signal

pytholite: support signed registers

corelogic/roundrobin: fix request width (again)

corelogic/roundrobin: fix request width

Fix various errors from new bitwidth/signedness system conversion

fhdl/verilog: make signal behave as integers in arithmetic (MyHDL style)

See http://jandecaluwe.com/hdldesign/counting.html

fhdl/structure: add unary minus

Replace Signal(bits_for(... with Signal(max=...

New specification for width and signedness

Refactor Case

pytholite/reg: use source id in dictionary

Remove Constant

examples/sim/dataflow: update to new APIs

examples/dataflow/dma: update to new APIs

examples/basic: remove unroll example

fhdl/structure: improved bits_for function

visit/NodeTransformer: copy most nodes

fhdl/tools: use NodeTransformer to lower arrays

examples/basic/arrays: add array assignment to fragment

fhdl/tools: use NodeVisitor

Remove unroll

fhdl/structure: remove deprecated MemoryPort

bus/wishbone2asmi: do not use MemoryPort

actorlib/spi: do not use MemoryPort

examples/sim/memory: do not use MemoryPort

actorlib/sim: Dumper

fhdl/structure: disable we_granularity when larger than width

sim/generic/multiread: do not return spurious items

pytholite: fix import of _Slice

pytholite/io: support memory

fhdl/structure/Memory: fix we width

examples/memory: use new get_port API

fhdl/structure: add Memory.get_port API

fhdl: use object creation counter (HUID) as hash. This finally makes the generated code textually the same across runs.

fhdl/structure: use sets for memories and instance collections

examples/pytholite/uio: demonstrate memories

uio: support memories

bus: memory initiator

pytholite/io: fix Wishbone writes + support sel attribute

examples/pytholite/uio: simulate and convert Pytholite

pytholite/io: support Wishbone reads

pytholite/io: support Wishbone writes

pytholite/compiler: pass keyword arguments to gen_io

fhdl/verilog: remove empty cases

sim/ipc/Message: convert values

pytholite/transel: use python3-compatible comparison methods

examples/pytholite: add uio example

uio/ioo: fix UnifiedIOSimulation

uio: support generator trampolining in simulation

uio: add simulation I/O object

uio: unified I/O object

actorlib/sim: swap TokenExchanger parameters

bus/csr: allow specifying existing interface

bus/asmibus: swap port position to be consistent with wishbone API

bus/wishbone: allow specifying existing interface

bus/transactions: add busname parameter

actorlib/sim: split TokenExchanger

pytholite/io: support token pull

examples/pytholite/basic: demonstrate conversion to Verilog

examples: basic Pytholite demo

pytholite/io: support token push

pytholite: move expression and register handling to separate modules

pytholite/compiler: recognize composite I/O pattern

pytholite/compiler: visit_assign_special

pytholite: move FSM management to separate module

pytholite/compiler: refactor visit_block

pytholite/compiler: clean up visit_statement

pytholite: forward 'yield call' statements to io module

pytholite: introduce io module

pytholite/compiler: support bitslice

pytholite/compiler: support range(constants) in for loops

pytholite/compiler: cleanup print statements

pytholite/compiler: support for loops (iterating on lists only)

pytholite/compiler: support while loops

Revert "pytholite/compiler: SymbolStack"

This reverts commit f57da497b2a96ab53de2fac37a34cdbc668c9636.

pytholite/compiler: SymbolStack

pytholite/compiler: improve naming of selection signals

pytholite/compiler: fix handling of constants

fhdl: make constants hashable

pytholite/compiler: go to next state

pytholite/compiler: support if statements

pytholite/compiler: support comparisons in expressions

pytholite/compiler: create FSM

fhdl/visit: add missing self

fhdl: visit module (untested)

pytholith: add register muxes

pytholite: do not use ast.NodeVisitor

fhdl/structure: make all values hashable

pytholite: visit AST and list registers

pytholite: transformable elements

bank/description: regprefix

actorlib/spi: typo

transform/unroll_sync: autodetect in/out

transform/unroll_sync: support generator function