sim: signal writes working

sim: cleanups

sim: signal reads working

sim: compile VPI module

sim: two way IPC working

sim: IPC module (lacks str/int encoding)

README: clarify license

bus/dfi: fix multiphase naming

bank/csrgen: fix RE generation

bank: add RE signal for registers made of fields

bus: add interconnect statements function

fhdl: check we pass BV to signals

fhdl/verilog: properly connect instance inouts

fhdl: support forwarding of bidirectional signals from instance ports

bus/dfi: filter signals by direction

bank: omit device write register when access_bus==READ_ONLY and access_dev==WRITE_ONLY

bus: add DFI

bank/csrgen: use new bus API

bus: fix simple interconnect

bus: simplify and cleanup

Unify slave and master interfaces
Remove signal direction suffixes
Generic simple interconnect
Wishbone point-to-point interconnect
Description filter (get_name)
Misc cleanups

bus/asmibus/hub: forward data and tag_call

Use double quotes for all strings

bus/wishbone2asmi: cache hits working

corelogic: support reverse in displacer/chooser

Fix syntax errors and other stupid problems

bus/csr: Rename a->adr d->dat to be consistent with the other buses

doc: update ASMI description

bus/wishbone2asmi: set WM, and send 0 when inactive

bus: Wishbone to ASMI caching bridge (untested)

corelogic/misc: displacer + chooser

corelogic/misc/multimux: less confusing variable name

bus/asmibus: fix typo

corelogic/record: add to_signal convenience function

corelogic/misc: contiguous split

bus/asmibus: add get_slots, fix get_fragment

bus: ASMI hub (untested)

doc: update Bank description

bus/wishbone2csr: truncate WB data

fhdl: do not attempt slicing non-array signals to keep Verilog happy

bank: event manager

bank: support registers larger than the bus word width

bank: refactoring

bank/csrgen: use enumerate

fhdl/structure: binary constant builder

Merge pull request #2 from larsclausen/master

migen patches

Use enumerate(x) instead of zip(range(x), x)

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

fhdl/namer: Add support for STORE_DEREF opcode

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Lower required python version to 3.1

migen is confirmed to work fine with python 3.1, so lower the required version
from 3.2 to 3.1.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/wb_intercon: update to new APIs

fhdl/namer: extract variable names with bytecode inspection

fhdl: do not prefix instance signal names

Remove explicit bus names and rely on the new automatic namer

fhdl: support memory read enable

fhdl: make WRITE_FIRST default

doc: memories

fhdl: memories working

fhdl/verilog: clean up signal classification and support memory descriptions

fhdl/structure: memory description

doc: cosmetic changes

doc: ASMI description

Remove duplicate logo

doc: refactor

flow/ala: fix typo for And (thanks Lars)

Logo

Use meaningful class names

Include fragment pads in pre-naming dictionary

namer/trace_back: behave on None code_context

Fix instance support

Include unused I/Os in pre-naming dictionary and register signals with name_override

Remove NoContext

Only include context prefix when necessary

Fix disjoint namespace test

Always include last step in names

New naming system: second attempt

examples/corelogic_conv: use two dividers

corelogic/record: empty default name

New naming system beginning to work

fhdl: new naming system (broken)

actorlib/control: 'for' generator

dma_wishbone: small syntax simplification thanks to None statements

fhdl: allow None statements

wishbone_dma: convert to new endpoint API and fix some bugs

bus: list signals

flow: saner endpoint management

Wishbone: omit fixed LSBs

actorlib: Wishbone DMA read master (WIP)

record: return offset

flow: simplify actor fragment interface

record: support aligned flattening

corelogic: FSM

record: cleanup

record: better exception code

record: preserve order

flow: draw network graph

flow: actor busy signal

Composer (WIP)

endpoint: add _i/_o suffix on signal names

fhdl: better signal naming heuristic

constant: equality

verilog: split comb block, use assign statements