litescope: move files and modify import to misoclib.tools.litescope

merge litescope

misoclib/com: add spi (only SPIMaster for now)

misoclib: better organization (create cores categories: cpu, mem, com, ...)

gensoc: parameter check is now more restrictive, add additional info to help user

test minicon with de0nano (OK) and fix missing self in gensoc

gensoc: move I/O for rom initialization to make.py

targets: add de0nano (100MHz, integrated bios and SDRAM)

make.py fix indent

bios: we can now use -Ot with_rom True on targets to force bios implementation in integrated rom (can speed up debug we don't want to reflash SPI or NOR flash)

targets: fix MiniSoC

sdram: import dfi, lasmibus, wishbone2lasmi from Migen in sdram/bus dir
We will maybe move things, but at least it's in MiSoC now

gensoc: make it more generic (a SoC does not necessarily have a CPU)

reserve csr_map 0-->16 for gensoc internal csrs

use cachesize reported in wishbone2lasmi

create cpu dir and move lm32/mor1kx in it

move memtest to sdram

replace self._r_register by self._register in all CSR declaration

make.py: avoid some actions in make all (do not flash if load-bitstream is specified or if bios is in blockram)

gensoc: add check_cpu_memory_region and check_csr_region to detect csr and mem regions conflicts

liteeth: move doc

add pipistrello target

gensoc: missing self.

Merge branch 'master' of https://github.com/m-labs/misoc

target/kc705: allow access to pll_sys signal before BUFG

gensoc: cpus now directly add their verilog sources

gensoc: add mem_map and mem_decoder to avoid duplications

gensoc: get platform_id from platform

targets/simple: make it generic (no default_platform, use platform's default_clk_name/default_clk_period)

liteeth: fix example_designs generation

liteeth: fix import (from liteeth --> from misoclib.liteeth)

move files to liteeeth and create example_designs directory

remove litex submodule

merge liteeth

move files for misoc integration

phy/sim: generate sop/eop

remove upload optimization (we will use wishbone later for performance)

add sim phy

add read grouping to etherbone, we now have interesting upload speeds... :)

test: add make.py to replace static config.py file

prepare reads grouping to speed up upload

use new Migen sel signal to change the way we upload data (will enable fifo bursts)

rle: increase dw automatically when needed

host/dump: optimize get_bits / decode_rle since we can now have large dumps

host/driver/reg: use burst mode to speed up upload of data (useful with Etherbone)

test: add make.py to replace static config.py file

tty working

mac: add padding

remove MiSoC dependency

doc: remove IP

doc: remove IP

add tty over udp (will need mac to insert padding)

remove MiSoC dependency

la: fix intput_buffer clocking when clk_domain is not "sys"

fix rle when used with subsampler

driver/la: add samplerate computation (required by sigrok export)

remove limitation on debug tuple definition

rle: expose length parameter to user, add assertion on dw to encode counter and automatically increase dw in rle mode

enable RLE only in POST_HIT_RECORDING state (to ensure programmed offset is respected)

simplify RLE

fix typo

dump/sigrok: fix against real dumps, now able to import and export

update LiteX

targets/kc705: fix csr address conflict on eth

add LiteX external core and remove ethmac

remove verilog and move mxcrg.v to misoclib/mxcrg

move lm32/mor1kx submodules to extcores

gensoc: call do_exit after SoC is built

update LiteScope

split host files since we now have more drivers/dumps supported

readme/make.py: add powered by Migen

add sigrok import (to check export against it)

continue sigrok export (should almost work)

add sigrok export skeleton (wip)

logo : add powered by Migen

logo : add powered by Migen

create BaseSoC as a basic example design and build UDPSoC/EtherboneSoC on top of it

test: we can now test regs with Etherbone

host: add Etherbone driver

etherbone: fix addressing

mac: fix missing core csr generation

gensoc: add csr_data_width and csr_address_width as parameters In some case we want to have mode than 32 CSR or and csr_data_width != 8

add setup.py

update download instructions

update download instructions

simplify litescope export with do_exit call and remove automatic clean

simplify litescope export with do_exit call

etherbone: reads OK on hardware

etherbone: writes OK on hardware

etherbone: add more debug signals

etherbone: probing OK on hardware

etherbone: simplify model usage

etherbone: create example design target

cosmetic: define params before payload

etherbone_tb: add autocheck

code cleanup

move generic modules to generic/__init__.py

etherbone: cleanup

etherbone_tb OK (will need cleanup)

etherbone: wishbone reads seems OK in simulation