Added "dffinit", Support for initialized Xilinx DFF

Added "init" attribute support to verilog backend

appnote 012 fix

Appnote 012

Updated ABC to 51705b168d7a

Merge pull request #55 from ahmedirfan1983/master

added appnote and impr in btor

Update README

corrected url

Delete btor.ys

.ys script not needed

Update README

pmux cell is implemented

separated memory next from write cell

Merge branch 'master' of https://github.com/cliffordwolf/yosys

Merge branch 'btor' of https://github.com/ahmedirfan1983/yosys into btor

appnote for verilog to btor

documentation improvements

Ignore celldefine directive in verilog front-end

Fixes in cmos_cells.v

Fixed detection of absolute paths in ABC for win32

Added blif reference to appnote 010

Merge branch 'master' of github.com:cliffordwolf/yosys

fix for python 2.6.6

Fixed handling of quotes in liberty parser

Added hierarchy -auto-top

Added Verilog backend $dffsr support

Documentation for JSON format, added attributes

Added very first version of "synth_ice40"

Fixed bug in "hierarchy" for parametric designs

Json bugfix

Json backend improvements

Added write_blif -attr

Added JSON backend

Const-fold parameter defs on-demand in AstNode::detectSignWidthWorker()

Added $assume support to write_smt2

Added non-std verilog assume() statement

Added $assume cell type

Merge branch 'master' of github.com:cliffordwolf/yosys

Bugfix in iopadmap

Added "keep_hierarchy" attribute

Some cleanups in "clean"

Fixed compilation problems with gcc 4.6.3; use enum instead of const ints.
(original patch by Andrew Becker <andrew.becker@epfl.ch>)

Minor "write_smt2" help msg change

Fixed "check -assert"

Added "<mod>_a" and "<mod>_i" to write_smt2 output

Added "check -assert" doc

Added "check -assert"

Fixed "sat -initsteps" off-by-one bug

Added "sat -stepsize" and "sat -tempinduct-step"

sat docu change

When "sat -tempinduct-baseonly -maxsteps N" reaches maxsteps it is a good thing.

Added "sat -tempinduct-baseonly -tempinduct-inductonly"

Fixed basecase init for "sat -tempinduct"

Fixed "flatten" for non-pre-derived modules

Hotfix for yosysjs/demo03.html

YosysJS: Wait for Viz to load

Replaced ezDefaultSAT with ezSatPtr

Catch constants assigned to cell outputs in "flatten"

Added deep recursion warning to AST simplify

Parser support for complex delay expressions

YosysJS firefox fixes

YosysJS stuff

format fixes in "sat -dump_json"

Added "sat -dump_json" (WaveJSON format)

Changed "show" defaults for Win32

Convert floating point cell parameters to strings

Fixed clang (svn trunk) warnings

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "select %xe %cie %coe"

wreduce help typo fix

CodingReadme

YosysJS fixes for firefox

More YosysJS stuff

Added YosysJS wrapper

Bugfix in wreduce

More yosys.js improvements

Added Viz to yosys.js

Added yosys.js FS support

More emcc stuff

Improved yosys.js example

Added "stat" to "synth" and "synth_xilinx"

Added final checks to "synth" and "synth_xilinx"

Added "check -noinit"

Cosmetic fixes in "hierarchy" for blackbox modules

More emscripten stuff, Added example app

Fixed default EMCCFLAGS

Smaller default parameters in $mem simlib model

Fixed "stat" handling of blackbox modules

Various fixes for memories with offsets

Added $meminit support to "memory" command

Added $meminit test case

Added "read_verilog -nomeminit" and "nomeminit" attribute

Creating $meminit cells in verilog front-end

Added $meminit cell type

Fixed handling of "//" in filenames in verilog pre-processor

Fixed "write_verilog -attr2comment" handling of "*/" in strings

hotfix in "check" command

Added "check" command

Added AstNode::simplify() recursion counter

Added EMCCFLAGS

Some test related fixes

(incl. removal of three bad test cases)

Added "proc_dlatch"

Less aggressive "share" defaults