Add first draft of eASIC back-end

Fix synth_ice40 doc regarding -top default

Allow $size and $bits in verilog mode, actually check test case

Merge pull request #425 from udif/udif_dollar_bits

Add $bits() and $size()

Merge pull request #421 from stephengroat/osx-travis

Add osx tests using brew bundle

delete bad backslash

forgot to install bundles

Add osx tests using brew bundle

Increase maximum LUT size in blifparse to 12 bits

$size() now works correctly for all cases!
It seems the issues was that AST_MULTIRANGE is converted into a multirange_dimensions[] array on the AST_MEMORY node directly.

$size() seems to work now with or without the optional parameter.
Multidimensional arrays still don't work. I suspect the problem is that the array is flattened into a 1D array before $size() is evaluated.

Parse reals as string in JSON front-end

Merge branch 'vlogpp-inc-fixes'

Minor coding style fix

Merge branch 'master' of https://github.com/combinatorylogic/yosys into combinatorylogic-master

enable $bits() and $size() functions only when the SystemVerilog flag is enabled for read_verilog

Added $bits() for memories as well.

$size() now works with memories as well!

Add $size() function. At the moment it works only on expressions, not on memories.

Fix ignoring of simulation timings so that invalid module parameters cause syntax errors

Adding support for string macros and macros with arguments after include

Merge pull request #413 from azonenberg/extract-reduce-tweaks

Added support for off-chain loads in extract_reduce

Added missing "break"

Implemented off-chain support for extract_reduce

extract_reduce now only removes the head of the chain, relying on "clean" to delete upstream cells. Added "-allow-off-chain" flag, but it's currently ignored.

Merge branch 'master' of github.com:cliffordwolf/yosys

Update ABC to hg rev cd6984ee82d4

Merge pull request #412 from azonenberg/reduce-fixes

extract_reduce: Fix segfault on "undriven" inputs

extract_reduce: Fix segfault on "undriven" inputs

This is easily triggered when un-techmapping if the technology-specific
cell library isn't loaded. Outputs of technology-specific cells will be
seen as inputs, and nets using those outputs will be seen as undriven.
Just ignore these cells because they can't be part of a reduce chain
anyways.

Merge pull request #411 from azonenberg/counter-extraction-fixes

Various improvements and bug fixes to extract_counter

Merge pull request #410 from azonenberg/opt_demorgan

Added "opt_demorgan" pass (fixes #408)

Minor changes to opt_demorgan requested during code review

Fixed bug where counter extraction on non-GreenPAK devices incorrectly handled parallel counter output

Added support for inferring counters with reset to full scale instead of zero

Added RESET_TO_MAX parameter to $__COUNT_ cell. Cannot yet be extracted.

Added support for inferring counters with active-low reset

Initial support for extraction of counters with clock enable

Fixed typo in comment. Fixed bug where extract_counter would create up counters when it meant to create down counters.

Initial version of opt_demorgan is functioning for AND/OR gates. Not the prettiest results for bus inputs, but this can be improved

Add src attribute to extra cells generated by proc_dlatch

Add src arguments to all cell creator helper functions

Further improve extract_fa (but still buggy)

Merge pull request #406 from azonenberg/coolrunner-techmap

Coolrunner techmapping improvements

Merge pull request #405 from azonenberg/gpak-refactoring

Gpak refactoring

coolrunner2: Finish fixing special-use p-terms

coolrunner2: Generate a feed-through AND term when necessary

coolrunner2: Initial fixes for special p-terms

Certain signals can only be controlled by a product term and not a
sum-of-products. Do the initial work for fixing this.

coolrunner2: Fix mapping of flip-flops

coolrunner2: Combine some for loops together

Fixed typo in error message

Added blackbox $__COUNT_ cell model

Refactoring: moved modules still in cells_sim to cells_sim_wip

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge branch 'ChipScan-master'

Update more stuff to use get_src_attribute() and set_src_attribute()

updated to use get_src_attribute() and set_src_attribute().

Merge pull request #399 from azonenberg/counter-extraction

Refactored counter extraction to not be GreenPAK specific. Fixes #396.

Merge branch 'counter-extraction' of github.com:azonenberg/yosys into counter-extraction

extract_counter: Added optimizations to remove unused high-order bits

Merge branch 'master' of https://github.com/cliffordwolf/yosys into counter-extraction

extract_counter: Minor changes requested to comply with upstream policy, fixed a few typos

Merge remote-tracking branch 'upstream/master'

fix indent level

Merge pull request #397 from azonenberg/gpak-libfixes

Reformatted GP_COUNTx_ADV resets to avoid Yosys thinking that they're…

Add {get,set}_src_attribute() methods on RTLIL::AttrObject

Add support for source line tracking through synthesis phase

Finished refactoring counter extraction to be nice and generic. Implemented techmapping from $__COUNT_ to GP_COUNTx cells.

Refactored extract_counter to be generic vs GreenPAK specific

Refactoring: Renamed greenpak4_counters pass to extract_counter, moved it to techmap/ since it's going to become a generic pass

Reformatted GP_COUNTx_ADV resets to avoid Yosys thinking that they're multi-edge-sensitive and getting confused.

Merge branch 'azonenberg-recover-reduce'

Rename recover_reduce to extract_reduce, fix args handling

Merge branch 'recover-reduce' of https://github.com/azonenberg/yosys into azonenberg-recover-reduce

Further improve extract_fa pass

Merge pull request #392 from azonenberg/greenpak-portfixes

Fixed bug causing GP_SPI model to not synthesize

Fixed bug causing GP_SPI model to not synthesize

recover_reduce: Update documentation

The documentation now describes the commands performed in the deleted
recover_reduce script.

recover_reduce: Reindent using tabs

recover_reduce: Rename recover_reduce_core to recover_reduce

Clifford has commented on PR #387 stating that he does not like the
driver script and would prefer to only have the core script with
appropriate notes in the documentation.

Also rename to .cc (rather than .cpp) for consistency.

recover_reduce: Add driver script for the $reduce_* recover feature

Conflicts:
passes/techmap/Makefile.inc

recover_reduce_core: Finish implementing the core function

recover_reduce_core: Initial commit

Conflicts:
passes/techmap/Makefile.inc

Don't track , ... contradictions through x/z-bits

Add removing of redundant pairs of bits in ==, ===, !=, and !== to opt_expr

Merge branch 'extract_fa'

Further improve extract_fa (seems to be fully functional now)

Rename "adders" to "extract_fa"

Fix bug in write_smt2 (export logic driving hierarchical cells before exporting regs)

Towards more generic "adder" function extractor

Add experimental adders pass

Add hashlib support for hashing of pools

Add consteval support for $_ANDNOT_ and $_ORNOT_

Remove some dead code from fsm_map

Rename "singleton" pass to "uniquify"

More intuitive handling of "cd .." for singleton modules

Add "sim -zinit -rstlen"

Merge branch 'sim'

Add "sim" support for memories

Add Const methods is_fully_zero(), is_fully_def(), and is_fully_undef()

Add support for assert/assume/cover to "sim" command