read_aiger: set abc9_box_seq attr

abc9: -reintegrate recover type from existing cell, check against boxid

simple_abc9 tests to discard whitebox before write for sim

abc9: warning message if no modules selected

Test for (* keep *)-ed abc9_box_id

abc9_ops: -prep_xaiger to skip (* keep *) cells

abc_box_id -> abc9_box_id in test

abc9_ops -prep_dff: insert async s/r mux in holes when replacing $_DFF_*

alumacc: undo accidental commit

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

read_aiger: also parse abc9_mergeability

Merge remote-tracking branch 'origin/eddie/abc9_fixes' into eddie/abc9_refactor

abc9: error out if flip-flop init is 1'b1 for '-dff'

Due to ABC sequential synthesis restriction

abc9: fix scratchpad entry abc9.verify

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

read_aiger: discard LUT inputs with nodeID == 0; not < 2

read_aiger: ignore constant inputs on LUTs

write_xaiger: fix for (* keep *) on flop output

Merge pull request #1637 from YosysHQ/mwk/fix-1634

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Merge pull request #1629 from YosysHQ/mwk/edif-z

edif: Just ignore connections to 'z

Merge pull request #1621 from YosysHQ/clifford/fminit

Add fminit pass

Merge pull request #1643 from YosysHQ/eddie/cleanup_arith_map

Cleanup +/xilinx/arith_map.v

Merge pull request #1602 from niklasnisbeth/ice40-init-vals-warning

ice40: Demote conflicting FF init values to a warning

Merge pull request #1645 from YosysHQ/eddie/fix1644

{ice40,xilinx}_dsp: improve robustess

xilinx_dsp: another typo; move xilinx specific test

ice40_dsp: fix typo

Consistency

xilinx_dsp: add parameter defaults

Add #1644 testcase

synth_ice40: call wreduce before mul2dsp

ice40_dsp: add test

ice40_dsp: add default values for parameters

ice40_dsp: tolerant of fanout-less outputs, as well as all-zero inputs

Deprecate `_CLB_CARRY from +/xilinx/arith_map.v since #1623

abc9: add some log_{push,pop}() as per @nakengelhardt

+/xilinx/arith_map.v fix $lcu rule

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Merge pull request #1639 from YosysHQ/eddie/fix_read_xaiger

read_aiger: $lut prefix in front

abc9: aAdd test to check $_NOT_s are absorbed

read_aiger: $lut prefix in front

write_xaiger: skip abc9_flop only if abc_box_seq present

Merge pull request #1636 from YosysHQ/eddie/fix_synth_xilinx_W

synth_xilinx: fix default W value for non-xc7

write_xaiger: do not export flop inputs as POs

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

abc9_ops: -reintegrate to not trim box padding anymore

Merge pull request #1635 from YosysHQ/eddie/print_stats

print_stats footer to return peak memory, option for including children

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Fixes #1634.

abc9_ops/write_xaiger: update doc

abc9_ops: -prep_holes -> -prep_xaiger, move padding to write_xaiger

Adding (* techmap_autopurge *) to FD* in abc9_map.v

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Merge pull request #1633 from YosysHQ/eddie/fix_autoname

autoname: do not rename ports

Merge pull request #1632 from YosysHQ/eddie/fix1630

read_aiger: uniquify wires with $aiger<autoidx> prefix

As before, only display MEM if Linux or FreeBSD

synth_xilinx: fix default W value for non-xc7

print_stats footer to return peak memory, option for including children

Merge pull request #1623 from YosysHQ/mmicko/edif_attr

Export wire properties in EDIF

autoname: do not autoname ports

autoname: add testcase with $-prefix-ed port

read_aiger: also rename "$0"

abc9_ops: -break_scc -> -mark_scc using (* keep *), remove -unbreak_scc

abc9_ops: ignore inouts of all cell outputs for topo ordering

write_xaiger: fix case of PI and CI and (* keep *)

abc9: break SCC by setting (* keep *) on output wires

read_aiger: uniquify wires with $aiger<autoidx> prefix

Add #1630 testcase

abc9: add -run option

abc9: respect (* keep *) on cells

write_xaiger: add support and test for (* keep *) on wires

read_aiger: make $and/$not/$lut the prefix not suffix

write_xaiger: cache arrival times

abc9: log which module is being operated on

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Merge pull request #1620 from YosysHQ/eddie/abc9_scratchpad

abc9: add some scripts/options into "scratchpad"

Merge pull request #1627 from YosysHQ/eddie/fix1626

synth_ice40: -abc2 to always use `abc` even if `-abc9`

edif: Just ignore connections to 'z

Connecting a const 'z to a net should be equivalent to not connecting it
at all, so let's just ignore such connections on output.

Add #1626 testcase

synth_ice40: -abc2 to always use `abc` even if `-abc9`

Another conflict

cleanup

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

write_xaiger: create holes_sigmap before modifications

MIssed this merge conflict

Merge remote-tracking branch 'origin/master' into eddie/abc9_scratchpad

Merge branch 'eddie/abc9_refactor' of github.com:YosysHQ/yosys into eddie/abc9_refactor

Merge pull request #1625 from YosysHQ/eddie/abc9_mfs

abc9: re-enable "&mfs" optimisation for synth_{xilinx,ecp5}

abc9: fix help message, found by @nakengelhardt

write_xaiger: sort holes by offset as well as port_id

abc9: cleanup

abc9: remove -nomfs option

Merge remote-tracking branch 'origin/master' into eddie/abc9_mfs

Bump ABCREV for upstream fix

Merge pull request #1622 from YosysHQ/clifford/onpassreg

Add Pass::on_register() and Pass::on_shutdown()

Copy-pasta

synth_xilinx: synth_xilinx.abc9.xc7.W to replace XC7_WIRE_DELAY macro

abc9: add abc9.verify and abc9.debug options

Merge pull request #1624 from YosysHQ/eddie/abc9_leak

abc9: fix memory leak

abc9: fix memory leak

abc9: fix typos