Added $assert support to SMV back-end

Added libyosys.so build

Merge pull request #68 from zeldin/master

Add -noautowire option to verilog frontend

Add -noautowire option to verilog frontend

Added WORDS parameter to $meminit

Fixed flatten $meminit handling

Improvements in BLIF back-end

Fixed nested mem2reg

Don't write a 17th memory bit in ice40/cells_sim (by Larry Doolittle)

Fixed "check" command for inout ports

Some cleanups in opt_rmdff

Added "miter -assert"

Keep modules with $assume (like $assert)

Improved $adff simplification

iCE40 DFF sim models: init Q regs to 0

Fixed techmap processes error msg

Avoid tristate warning for blackbox ice40/cells_sim.v

Some fixes in "select" command

Fixed YosysJS.create_worker() usage of this.url_prefix

Improved liberty file test case

Updated ABC

Do not collect disabled $memwr cells

Improved YosysJS WebWorker API

Bugfix in fsm_extract

Added "synth -nofsm"

Fixed trailing whitespaces

Added opt_const -clkinv

Added logic-loop error handling to freduce

Merge branch 'master' of github.com:cliffordwolf/yosys

Bugfix in chparam

Added design->rename(module, new_name)

Added YosysJS.create_worker()

iCE40: set min bram efficiency to 2%

Using static mem size of 128 MB in emcc build

Added init support to SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Added "rename -top new_name"

Progress in SMV back-end

Progress in SMV back-end

Added "synth -nordff -noalumacc"

Progress in SMV back-end

Progress in SMV back-end

Added "write_smv" skeleton

Removed debug code from write_smt2

Modernized memory_dff (and fixed a bug)

Added "memory -nordff"

Added write_smt2 -mem

Makefile fix for YosysJS build

Fixed cstr_buf for std::string with small string optimization

Improvements in cellaigs.cc and "json -aig"

AigMaker refactoring

Added "json -aig"

Renamed "aig" to "aigmap"

Fixed cellaigs port extending

Added "aig" pass

synth_ice40 now flattens by default

Added cellaigs API

Merge clock inverters in memory_dff

Merge branch 'verilog-backend-memV2' of github.com:wluker/yosys

$mem cell in verilog backend : grouped writes by clock

Fixed "avail_parameters" handling in module clone/copy

Added log_dump() support for IdStrings

Fixed handling of parameters with reversed range

Bug fix in $mem verilog backend + changed tests/bram flow of make test.

Added opt_share -share_all

Added iCE40 PLL cells

Added liberty dont_use support to dfflibmap

Fixed signedness of genvar expressions

Added output args to synth_ice40

Improvements in BLIF front-end

improved ice40 SB_IO sim model

Improved "flatten" handlings of inout ports

Added simple $dlatch support to opt_rmdff

Added ice40 SB_IO sim model

Merge branch 'master' of github.com:cliffordwolf/yosys

preserve used $-wires with init attribute in opt_clean

Some fixes for $mem in verilog back-end

bugfix in blif front-end

added vloghtb test_febe.sh

Improved .latch support in BLIF front-end

Added read_blif command

Generalized blifparse API

abc/blifparse files reorganization

Verific build fixes

Added .barbuf support to abc BLIF parser

changed file() to open() in python scripts

Merge pull request #63 from wluker/verilog-backend-mem

Fixed bug in $mem cell verilog code generation.

Fixed bug in $mem cell verilog code generation.

Disabled broken $mem support in verilog backend

Merge pull request #62 from wluker/verilog-backend-mem

Added support for $mem cells in the verilog backend.

Made changes recommended by Clifford Wolf ...

Removed bit_check_equal(), used RTLIL::SigBit for individual bits, used
dict<> instead of std::map, and used RTLIL::SigSpec instead of
std::vector.

Verilog backend for $mem cells should now be able to handle different
write-enable bits and RD_TRANSPARENT parameter settings.

Added support for $mem cells in the verilog backend.

Fixed memory_unpack for initialized memories

Preserve important attributes in splitnets

Added $eq/$neq -> $logic_not/$reduce_bool optimization

ice40_opt bugfix