Improve smt2 encodings of assert/assume/cover, better wire_smt2 help msg

Add write_aiger $anyseq support

Allow $anyconst, etc. in non-formal SV mode

Disable opt_merge for $anyseq and $anyconst

Use hex addresses in smtbmc vcd mem traces

Add "chformal -assert2assume" and friends

Add "chformal" pass

Add smtbmc support for memory vcd dumping

Fix extra newline bug in write_smt2

Fix bug in smtio unroll code

Fix assert checking in "yosys-smtbmc -c --append"

Improve (and fix for stbv mode) SMT2 memory API

Add support for "yosys-smtbmc -c --append"

Update ABC to hg rev 3a95bfa55df7

Merge branch 'klammerj-master'

Improve "write_edif" help message

Move EdifNames out of double-private namespace

Clean up edif code, swap bit indexing of "upto" ports

Merge branch 'master' of https://github.com/klammerj/yosys into klammerj-master

Merge branch 'master' of github.com:cliffordwolf/yosys

Add $live and $fair support to AIGER back-end.

Add $live and $fair cell types, add support for s_eventually keyword

Merge pull request #322 from azonenberg/master

Add POUT to GP_COUNTx cells

Add "write_smt2 -stbv"

Merge https://github.com/cliffordwolf/yosys

Add SMT2 statebv mode (inactive for now)

Did as you requested, /but/...

Now the nets are wired in reverse again because the netlister still uses zero-based indices.

Merge pull request #320 from joshhead/uninstall-binpath-fix

Add missing slashes in paths for make uninstall

Add missing slashes in paths for make uninstall

Running make uninstall used to fail to remove binaries:
rm -vf /usr/local/binyosys /usr/local/binyosys-config #...etc

Fix Makefile so that it runs a command like this:
rm -vf /usr/local/bin/yosys /usr/local/bin/yosys-config #...etc

add options for edif flavors

*to force renames on wide ports
*to choose array delimiters
*to choose up or downwards indices

Add support for SystemVerilog unique, unique0, and priority case

Preserve string parameters

Fix mingw compile issue (2nd attempt)

Fix mingw compile issue (maybe.. I can't test it)

Added SystemVerilog support for ++ and --

Update ABC to hg rev 8da4dc435b9f

Add "yosys-smtbmc -S <opt>"

Merge https://github.com/cliffordwolf/yosys

Copy attributes to _TECHMAP_REPLACE_ cells

Fix eval implementation of $_NOR_

Merge https://github.com/cliffordwolf/yosys

Fix incorrect "incompatible re-declaration of wire" error in tasks/functions

Add warning about x/z bits left unconnected in EDIF output

Fix double-call of log_pop() in synth_greenpak4

Merge pull request #313 from azidar/bugfix-assign-wmask

More progress on Firrtl backend.

More progress on Firrtl backend.

Chisel -> Firrtl -> Verilog -> Firrtl -> Verilog is successful for a
simple rocket-chip design.

Do not fix port widths on any blackbox instances

Fix techmap for inout ports connected to inout ports

Do not eagerly fix port widths on parameterized cells

Add "yosys -w" for suppressing warnings

Merge https://github.com/cliffordwolf/yosys

Add support for verific mem initialization

Fix another stupid bug in the same line

Add verific support for initialized variables

Improve handling of Verific warnings and error messages

Fix extremely stupid typo

Add log_wire() API

Fixed some "used uninitialized" warnings in opt_expr

Evaluate all the $(shell ...) stuff for CXXFLAGS et al only once

Merge branch 'stv0g-master'

Make MacOS Makefile stuff more compact

Merge branch 'master' of https://github.com/stv0g/yosys into stv0g-master

Add optimization of (a && 1'b1) and (a || 1'b0)

Merge pull request #308 from C-Elegans/opt_compare_fix_pr

Fix issue #306, "Bug in opt -full"

Fix issue #306, "Bug in opt -full"

Add check for whether the high bit in the constant expression is greater
than the width of the variable, and optimizes that to a constant 1 or
0

Use pkg-config for linking tcl-tk

Both MacPorts and Homebrew have a pkg-config file for TCL. So lets use it.

Dont mix Homebrew and MacPorts build options

Remove space after backslash

Applied fixes from @joshhead (thanks for your effors!)

Fix handling of init attributes with strange width

Add checker support to verilog front-end

Add "rand" and "rand const" verific support

Merge https://github.com/cliffordwolf/yosys

Add SV "rand" and "const rand" support

Add PSL parser mode to verific front-end

Added notes for compilation on OS X

Fix compilation on OS X in order to support both MacPorts and Homebrew

Allow standard tools to be overwritten in make invocation

Add "read_blif -wideports"

Fix undef propagation bug in $pmux SAT model

Update ABC to hg rev a2fcd1cc61a6

Merge pull request #304 from esden/gsed-darwin

Use gsed vs sed on Darwin.

Use -E sed parameter instead of -r.

BSD sed equivalent to -r parameter is -E and it is also supported in GNU
sed thus using -E results in support on both platforms.

Add assert check in "yosys-smtbmc -c"

Improve yosys-smtbmc cover() support

Partially implement cover() support in yosys-smtbmc

Further improve cover() support

Add $cover cell type and SVA cover() support

Add assert/assume support to verific front-end

Update ABC to hg rev fe96921e5d50

Update ABC scripts to use "&nf" instead of "map"

Merge branch 'C-Elegans-opt_compare_pr'

Fix indenting and log messages in code merged from opt_compare_pr

Merge branch 'opt_compare_pr' of https://github.com/C-Elegans/yosys into C-Elegans-opt_compare_pr

use Homebrew only if installed

Improve opt_rmdff support for $dlatch cells

Refactor and generalize the comparision optimization

Generalizes the optimization to:
a < C,
a >= C,
C > a,
C <= a

Add "yosys-smtbmc --aig <aim_filename>:<aiw_filename>" support

Add $ff and $_FF_ support to equiv_simple

Add "yosys-smtbmc --aig-noheader" and AIGER mem init support