power_insn: simplify fields

power_insn: decrease LDSTMode class nesting

power_insn: support LD/ST immediate mode

power_insn: make RM class public

power_insn: remap RM immediately

power_fields: allow slicing mappings

power_fields: allow slicing fields

power_fields: create arrays from Array class

sv_binutils: shorten and simplify the output

create list of opcodes by dict entry

correct table header

use opcode directly

divpoint 2 to match v3.1

create correct divpoint to make match against v3.0 Appendix C

complete markdown table

correct table-matching

enumeration almost there

MSB0-order, xomask 31-start

add power_table.py start of creating markdown Appendix D tables

add svshape2 offset test demonstrating RA being offset by one

Revert "add inv option to svshape2 (only 1 bit)"

This reverts commit 77a4f7104968859385e0b8117ea74041cbe6e436.

the reason is that the inclusion of an inv bit can only be
done by reducing the range of "offset", from 0-15 to 0-7.

as this is the *only way* to get at elements on EXTRA2-encoding
it is considered "unwise"

add inv option to svshape2 (only 1 bit)
https://bugs.libre-soc.org/show_bug.cgi?id=911

there is precious space: an sv.svshape2 can add more bits later

update sv_analysis to create separate SVMode.LDST_IDX from SVMode.LDST_IMM
to help distinguish the two SVP64.RM LD/ST types

fix test_caller_svshape2.py

format code

add test_caller_svshape2.py and make corrections to csv and fields.txt
yx needed to be SVM2-form and was in a different bitposition
offs needed to be 6:9 not 6:10
XO was off-by-one in minor_22.csv

add first svshape2 pseudocode, based on svindex
it is near-identical but is actually back to svshape in terms of
the SHAPE bits set. bits 18-20 of SVSHAPEn are set in "Matrix" mode
not "Indexed" mode though.

add svshape2 to ISACaller
first recognising the persistence mode bit, second as not an illegal op

add svshape2 to sv/trans/svp64.py
https://bugs.libre-soc.org/show_bug.cgi?id=911

add svshape2 to list of instructions in power_enums.py

whoops bit 25 is sk not vf in svshape2. matches with svindex

disallow reserved SVrm values in svshape, svp64.py

add svshape2 (stub pseudocode) fields, Form, and CSV file minor_22.csv
https://bugs.libre-soc.org/show_bug.cgi?id=911

also added missing SVI-Form (svindex) SVd and rmm which are exactly
the same.  svshape2 is weird, it is a hybrid of svindex and svshapes

add explicit 13 patterns for svshape which make a hole for svshape2
svshape2 will take up 2 out of the 16 4-bit patterns so svshape has
to explicitly list them. this takes advantage of the new feature
added by ghostmansd: opcode merging, commit d5ec553e768

shuffle down numbering after SVM to make room for SVM2
power_enums.py Form needs to make space for SVM2
(and svshape is no longer temporary)

add fix of out_sel in power_decoder.py formal proof
but there are others.  basically the list of enums needs to be
automatically listed and put into the matches

fix RCOE.RC_ONLY in formal test_decoder2.py

power_insn: drop custom Record representation

power_insn: support opcode merging

power_insn: support AA matching

power_insn: support LK matching

power_insn: refactor name matching algorithm

power_insn: refactor databases composition

power_insn: refactor operands

power_insn: introduce binutils-like representation

pysvp64dis: refactor instruction loading

power_fields: allow comparing references

power_insn: disable disassembly for prefixed instructions

power_insn: switch target_addr to real fields

power_insn: support GPR and FPR operands

power_insn: support target_addr operands

power_insn: hide operand classes

power_insn: introduce operand disassembly

pysvp64dis: disassemble word instruction operands

power_insn: support operands

make tests pass again

add formal_test_temp to .gitignore

format code

rename proof_decoder*.py -> test_decoder*.py so it gets run by pytest

ghostmansd found that extswsli is incorrectly declared
as extswsli RA,RS,SH as XS-Form, where a quick check shows that
there *is* no field "SH" in XS-Form. there *is* however a field "sh"
in XS-Form and the pseudocode *correctly* uses it.

that then led to a review of all the other uses of SH and sh,
which also led to spotting that ME and MB are *also* mis-used
(MD-Form and MDS-Form) and need lower-casing in the operand
declaration but are *also* correct in the pseudo-code
`

remove hard-coded list of operations in DecodeOE which
had been bugging the hell out of me for some time

missed rlwm* in conversion to RC_ONLY

update CSV files marking those instructions that are RC-only as such
there were actually some bugs here, entries that had not been added to
DecodeOE such as (all!) fp operations (which have no OE=1 variant)
and the new AV abs/min/max instructions

drat have to use RCOE.RC not RCOE.RC_OE for now otherwise
all CSV entries have to change

add missing case name RC_OE RC_ONLY in power_insn.py

rename RC to RCOE in power_insns.py

rename FLAGS to RCOE

begin rename of RC to FLAGS and add RC_OE/RC_ONLY

rename RC to FLAGS

begin doing RC_OE / RC_ONLY

svbranch.mdwn: replace target_addr with BD

pagereader: skip empty dynamic and static operands

move fsins/fcoss to fptrans.mdwn -- they are transcendental not SV instructions

don't install recommended packages in CI

this should save a bunch of time

remove support for unnamed arguments for @_custom_insns functions

unnamed arguments support was broken anyway, it would call with
`fields` last rather than first, due to how partial() works.

silence default LogKind for CI, to avoid pytest running out of memory due to storing stdout

(cherry picked from commit bec04597888ebf0ca61b852b63cf1efa41ed5f79)

remove dead code, sv.svstep and sv.fcoss are now handled by CUSTOM_INSNS

(cherry picked from commit cfd0215fc6f716317eb22d04d965028eb794965b)

switch ci tests to verbose

(cherry picked from commit 4053433d420915d9cb777f62fdc10d0b29178dda)

make sv.instr use CUSTOM_INSNS by default for assembling instr

(cherry picked from commit 9be3b61b6a3037fdcf087f692e9145678e571a35)

use a decorator for constructing CUSTOM_INSNS

(cherry picked from commit 63fd4ebc03ea0a7d51a1cf8d215affe45e0f0b33)

fix comment location

(cherry picked from commit 2ba62128ffb197e41a9a7b518a915ebe839d8a71)

format code

(cherry picked from commit 61faa7c3c443a260eaeb58b111ebd464a2031e06)

Revert "silence default LogKind for CI, to avoid pytest running out of memory due to storing stdout"

lkcl rebased my commit, mushing multiple changes into one commit in the process

This reverts commit aea0a4d637b04e54a9e942883e5e31dd338ca3f2.

test less cases of utf-8 validation, to avoid taking forever

silence default LogKind for CI, to avoid pytest running out of memory due to storing stdout

target_addr in b and bc pseudo-code has no corresponding
field in Section 1.6.  actually, target_addr=LI for b and target_addr=BI
for bc
therefore make the pseudo-code actually do exactly that

bcd.mdwn: fix cbcdtd operands

bcd.mdwn: fix cdtbcd operands

fixedlogical.mdwn: fix bpermd operands

pagereader: validate input

remove space from arguments in popcnt, should not have been there

Revert "format code"

This reverts commit 61faa7c3c443a260eaeb58b111ebd464a2031e06.

Revert "fix comment location"

This reverts commit 2ba62128ffb197e41a9a7b518a915ebe839d8a71.

Revert "use a decorator for constructing CUSTOM_INSNS"

This reverts commit 63fd4ebc03ea0a7d51a1cf8d215affe45e0f0b33.

Revert "make sv.instr use CUSTOM_INSNS by default for assembling instr"

This reverts commit 9be3b61b6a3037fdcf087f692e9145678e571a35.

Revert "switch ci tests to verbose"

This reverts commit 4053433d420915d9cb777f62fdc10d0b29178dda.

Revert "remove dead code, sv.svstep and sv.fcoss are now handled by CUSTOM_INSNS"

This reverts commit cfd0215fc6f716317eb22d04d965028eb794965b.

Revert "remove fuck-up by programmerjake not reading the specification for svstep"

This reverts commit 1a06aea1fe266a75af713ac9815306696a1ffa4e.

remove fuck-up by programmerjake not reading the specification for svstep
https://libre-soc.org/openpower/sv/svstep/

correct the bitmanip pseudocode to remove spaces from instruction declarations
ternlogi RT,RA,RB,TLI not ternlog RT,   RA,     RB,     TLI