Rename "singleton" pass to "uniquify"

More intuitive handling of "cd .." for singleton modules

Add "sim -zinit -rstlen"

Merge branch 'sim'

Add "sim" support for memories

Add Const methods is_fully_zero(), is_fully_def(), and is_fully_undef()

Add support for assert/assume/cover to "sim" command

Add writeback mode to "sim" command

Improve "sim" command

Merge pull request #386 from azonenberg/gpak-counters

Bug fixes to GP_COUNTx and GP_PGEN cells in GreenPAK technology library

Add "sim" command skeleton

Fixed more issues with GreenPAK counter sim models

Updated PGEN model to have level triggered reset (matches actual hardware behavior

Fixed bug in GP_COUNTx model

Fixed bug where GP_COUNTx_ADV would wrap even when KEEP was high

Merge branch 'azonenberg-rmports'

Mostly coding style related fixes in rmports pass

Merge branch 'rmports' of https://github.com/azonenberg/yosys into azonenberg-rmports

Merge pull request #381 from azonenberg/countfix

Added better behavioral models for GreenPAK counters. Refactored cells_sim into two files so analog/mixed signal stuff is separate

Merge pull request #383 from azonenberg/abcfnames

abc: Allow +/ filenames in the abc command

Merge pull request #382 from azonenberg/jsoniofix

json: Parse inout correctly rather than as an output

Merge pull request #384 from azonenberg/crtechlib

CoolRunner-II technology library improvements

coolrunner2: Add INVERT parameter to some BUFGs

coolrunner2: Add FFs with clock enable to cells_sim.v

abc: Allow +/ filenames in the abc command

json: Parse inout correctly rather than as an output

rmports: Now remove ports from cell instances if we optimized them out of that cell

ProcessModule is no longer virtual (why was it in the first place?)

rmports now works on all modules in the design, not just the top.

Updated Makefile to reflect opt_rmports being renamed to rmports

Renamed opt_rmports pass to rmports

Fixed typo in GP_COUNT8 sim model

Fixed typo in error message

Changed LEVEL resets for GP_COUNTx to be properly synthesizeable

Changed LEVEL resets to be edge triggered anyway

Added level-triggered reset support to GP_COUNTx simulation models

Fixed undeclared "count" in GP_COUNT8_ADV

Fixed undeclared "count" in GP_COUNT14_ADV

Fixed typo in last commit

Finished initial GP_COUNT8/14/8_ADV/14_ADV sim models. Don't support clock divide, but do everything else.

Fixed typo in COUNT8 model

Moved GP_POR out of digital cells b/c it has delays

Improved cells_sim_digital model for GP_COUNT8

Refactored GreenPAK4 cells_sim into cells_sim_ams and cells_sim_digital

Improved handling of constant connections in opt_rmports

Fixed handling of cell ports that aren't wires

opt_rmports: Fixed incorrect handling of multi-bit nets

Removed commented out debug code

Added opt_rmports pass (remove unconnected ports from top-level modules)

Add support for set-reset cell variants to opt_rmdff

Auto-detect JSON front-end

Add handling of constant reset signals to opt_rmdff

Add "yosys-smtbmc --smtc-init --smtc-top --noinit"

Add "-undefined dynamic_lookup" to OSX "yosys-config --ldflags"

Fix typo in "abc" pass help message

Add merging of "past FFs" to verific importer

Add consolidation of init attributes to opt_clean, some opt_clean log fixes

Add minimal support for PSL in VHDL via Verific

Add simple VHDL+PSL example

Improve Verific HDL language options

Fix handling of non-user-declared Verific netbus

Improve Verific SVA importer

Add counter.sv SVA test

Add log_warning_noprefix() API, Use for Verific warnings and errors

Add "verific -import -n" and "verific -import -nosva"

Improve SVA tests, add Makefile and scripts

Improve Verific SVA import: negedge and $past

Improve Verific SVA importer

Add "opt_expr -fine" feature to remove neutral bits from reduce and logic operators

Improve Verific bindings (mostly related to SVA)

Improve "help verific" message

Add "verific -extnets"

Add "using std::get" to yosys.h

Improve "verific -all" handling

Add "verific -import -d <dump_file"

Add "verific -import -flatten" and "verific -import -v"

Add more SVA test cases for future Verific work

Add "verific -import -k"

Add error for cell output ports that are connected to constants

Add some simple SVA test cases for future Verific work

Improve docs for verific bindings, add simply sby example

Fix handling of empty cell port assignments (i.e. ignore them)

Fix "read_blif -wideports" handling of cells with wide ports

Add a paragraph about pre-defined macros to read_verilog help message

Add verilator support to testbenches generated by yosys-smtbmc

Change intptr_t to uintptr_t in hashlib.h

Merge pull request #363 from rqou/master

Miscellaneous build tweaks

makefile: Add the option to use libtermcap

Fix build warnings for win64

Win64 has a 32-bit long. Use intptr_t to work on any data model.

Add $alu to list of supported cells for "stat -width"

Generate FSM-style testbenches in smtbmc

Fix the fixed handling of x-bits in EDIF back-end

Fix handling of x-bits in EDIF back-end

Add attributes and parameter support to JSON front-end

Add techlibs/xilinx/lut2lut.v

Add JSON front-end

Change s/asserts/assertions/ in yosys-smtbmc log messages

Add "yosys-smtbmc --presat"

Fix generation of multiple outputs for same AIG node in write_aiger

Add write_table command