Merge pull request #328 from betrusted-io/precise_clocks

add the possibility for a "precise" clock solution

add the possibility for a "precise" clock solution

If clocks and multipliers are planned well, we can have
a zero-error solution for clocks. Suggest to change < to <= in
margin comparison loop, so that a "perfect" solution is allowed
to converge.

build/microsemi/libero_soc: update add_period_constraint behavior when clock is already constrainted.

build/xilinx/vivado: update add_period_constraint behavior when clock is already constrainted.

build/lattice/icestorm/add_period_constraint: improve

- store period in ns.
- pass clocks to_build_pre_pack and do the convertion to MHz there.
- improve error message.

soc/integration/builder: avoid try/except on LiteDRAM import, just check if SoC has an sdram and do the import if so

Merge pull request #327 from zakgi/master

moving RAM offsets outside of CSR_ETHMAC define

Allow specifying the same clock constraint multiple times.

(As long as the clock values actually match.)

Allow LiteX builder to be used without LiteDRAM.

Improve the invalid CPU type error message.

build/xilinx/programmer: fix vivado_cmd when settings are sourced manually.

moving RAM offsets outside of CSR_ETHMAC define

Merge pull request #321 from gsomlo/gls-rocket-aximem-wide

cpu/rocket: variants with double (128b) and quad (256b) wide mem_axi

Merge pull request #319 from DurandA/feature-integer-attributes

Add integer attributes

cpu/rocket: variants with double (128b) and quad (256b) wide mem_axi

Various development boards' LiteDRAM ports may have native data
widths of either 64 (nexys4ddr), 128 (versa5g), or 256 (trellis)
bits. Add Rocket variants configured with mem_axi ports of matching
data widths, so that a point to point connection between the CPU's
memory port and LiteDRAM can be accomplished without any additional
data width conversion gateware.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #320 from gsomlo/gls-touch-up

Misc. Rocket and CSR cleanup

soc_core: csr_alignment assertions

Enforce the condition that csr_alignment be either 32 or 64 when
requested explicitly when initializing SoCCore().

Additionally, if a CPU is specified, enforce that csr_alignment be
equal to the native CPU word size (currently either 32 or 64), and
warn the caller if an alignment value *higher* than the CPU native
word size was explicitly requested.

In conclusion, if a CPU is specified, then csr_alignment should be
assumed to equal 8*sizeof(unsigned long).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/rocket: access PLIC registers via pointer dereference

Since the PLIC is internal to Rocket, access its registers
directly via pointer dereference, rather than through the
LiteX CSR Bus accessors (which assume subregister slicing,
and are therefore inappropriate for registers NOT accessed
over the LiteX CSR Bus).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/microwatt: add initial software support

Add integer attributes

Revert "gen/fhdl/verilog: allow single element verilog inline attribute"

This reverts commit b845755995a8517d8e0ffa86156fb5577201f7d4.

cpu/microwatt: add submodule

cpu/microwatt: set csr to 0xc0000000 (IO region)

cpu/microwatt: fix add_source/add_sources

soc/cores/pwm: remove debug print(n)

platforms/netv2: add xc7a100t support

platforms/minispartan6: add assert on available devices

cpu/microwatt: simplify add_sources

cpu/microwatt: add io_regions and gcc_flags

cpu/microwatt: update copyright

cpu/microwatt: drive stall signal (no burst support)

soc/cores/pwm: add clock_domain support

build/xilinx/XilinxMultiRegImpl: fix n=0 case

build/xilinx/ise: cleanup/simplify pass, remove mist support (not aware of anyone using it)

soc/cores/cpu: add initial Microwatt gateware support

Implementation tested on arty:
cd litex/soc/cores/cpu/microwatt
git clone https://github.com/antonblanchard/microwatt
mv microwatt sources

cd litex/boards/targets
./arty --cpu-type=microwatt --no-compile-gateware

soc/cores/cpu/minerva: add self.reset to i_rst

Merge pull request #315 from gsomlo/gls-csr-assert

soc_core: additional CSR safety assertions

soc_core: additional CSR safety assertions

Since csr_data_width=64 has probably never worked properly, remove
it as one of the possible options (to be fixed and re-added later).
Add csr_data_width=16, which has been tested and does work.

Additionally, ensure csr_data_width <= csr_alignment (we should not
attempt to create (sub)registers larger than the CPU's native word
size or XLen).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_core: remove static 16MB csr region allocation (use csr_address_width to allocate the correct size)

soc_core: add sort of CSR regions by origin (allow csr.h/csr.csv to be ordered by origin)

cores/8b10b: use real Memory for 6b5b table (to improve timings on ECP5)

build/xilinx/vivado: move build_script generation

build/xilinx/vivado: cleanup/simplify

build/lattice/icestorm: cleanup/simplify (and remove arachne-pnr support)

build/xilinx/common/platform/programmer: cleanup pass

boards: add Lambdaconcept's PCIe Screamer (R02)

targets/versa_ecp5: fix compilation with diamond

boards/targets: keep attributes are no longer needed since automatically added when applying constraints to signals.

build: automatically add keep attribute to signals with timing constraints.

Avoid having to specify it manually or eventually forget to do it and have a constraints that is not applied correctly.

build/altera/quartus: allow adding period constraints on nets and add optional additional sdc/qsf commands

Additional sdc/qsf commands can be added from the design like:
platform.sdc_additional_commands.append("create_clock ...")
platform.sdc_additional_commands.append("set_false_path ...")

build/lattice/trellis: nextpnr now handle LPF timing constraints and multiple clock domains, freq_constraint is no longer needed.

build/lattice: cleanup/simplify (no functional changes)

icestorm still need to be cleaned up

build/lattice: cleanup/simplify

build/microsemi: cleanup/simplify (no functional change)

build/altera: cleanup/simplify (no functional change)

Altera build backend was a bit messy and needed some cleanup to ease future maintenance and new features.

Merge pull request #313 from mmicko/yosys_ise_flow_fix

Yosys - ISE flow fix

build/xilinx/vivado: use VHDL 2008 as default

targets/nexys4ddr: remove MEMTEST_ADDR_SIZE limitation (no longer needed)

targets/netv2: switch to MVP DDR3 (K4B2G1646F instead of MT41J128M16)

targets: uniformize, improve presentation

README: fix LitePCIe Travis-CI link

soc/interconnect/csr: add fields support for CSRStorage's write simulation method

soc/cores/gpio: add GPIO Tristate

setup.py: update long_description

README.md: use litex logo

README: switch to Markdown

Merge pull request #311 from kbeckmann/trellis_cabga256

trellis: Support the CABGA256 package

trellis: Support the CABGA256 package

Properly select family for those currently supported

Integrate with latest yosys changes

Merge pull request #310 from xobs/spi-flash-mode3-doc

spi_flash: correct documentation on SPI mode

spi_flash: correct documentation on SPI mode

The SPI mode is actually mode3, since the output value is updated on the
falling edge of CLK and the input value is updated on the rising edge.

This also clarifies some of the documentation based on experience with
the core.

Signed-off-by: Sean Cross <sean@xobs.io>

tools/remote/comm_udp: only use one socket

build/generic_platform: avoid duplicate in GenericPlatform.sources

soc/cores/clock: change drp_locked to CSRStatus and connect it :)

soc/cores/clock: reset PLL/MMCM on all 7-series/Ultrascale with self.reset signal

Merge pull request #309 from antmicro/mmcm-fix

soc/cores/clock: add lock reg and assign reset

soc/cores/clock: add lock reg and assign reset

It was necessary to add drp_locked CSR for reading LOCK signal from
MMCM. Additionally, input signal RESET from MMCM was not driven by
any signal to do a proper reset of MMCM module thus it was impossible
to perform entirely correct dynamic clock reconfiguration.

soc/interconnect/axi: add Wishbone2AXILite

test/test_axi: cosmetic

build/tools/get_migen/litex_git_revision: avoid git fatal error message is not installed as a git repository

Merge pull request #308 from gsomlo/gls-sdram-init

soc_sdram, bios/sdram: support sdram init for csr_data_width <= 32

soc_sdram, bios/sdram: support sdram init for csr_data_width <= 32

Enable SDRAM to be initialized when csr_data_width > 8 bits.
Currently, csr_data_width up to 32 bits is supported.

Read leveling tested with csr_data_width [8, 16, 32] on the
ecp5-versa5g and trellisboard (using yosys/trellis/nextpnr),
and on the nexys4ddr (using Vivado).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc/interconnect/packet/Depacketizer: another simplifcation pass

soc/interconnect/packet/Depacketizer: cleanup "ALIGNED-DATA-COPY" state

soc/interconnect/packet/Depacketizer: replace no_payload with sink_d.last

test/test_packet: add randomness on ready output, fix corner-cases on Packetizer/Depacketizer

test/test_packet: add randomness on valid input, fix corner-cases on Packetizer

Merge pull request #307 from sergachev/master

change >512 B CSR memory exception to a warning

soc/interconnect/packet: fix synthesis (synthesis tools can do all sort of optimizations, but we still need to provide valid verilog :))

change >512 B CSR memory exception to a warning

soc/interconnect/packet: connect error/last_be only present on both sink and source

soc/interconnect/packet: simplify/refactor Packetizer/Depacketizer to keep it simple

To avoid complex FSMs, let the synthesis tool do the simplifications when the FSM states are not reachable.

test/test_packet: add 32/64/128-bit loopback tests (passing :))

test/test_packet: prepare for testing dw > 8-bit

soc/interconnect/packet: update copyright

soc/interconnect/packet: add > 8-bit support to Packetizer/Depacketizer

With high speed link (10gbps XGMII ethernet for example), stream data_width is generally
> 8-bit which make header/data un-aligned on bytes boundaries. The change allows the
Packetizer/Depacketizer to work on stream with a data_width > 8-bit.

build/sim: cleanup run_as_root

build/sim/modules: add XGMII 10Gbps ethernet module

Used to simulate SoCs with XGMII 10Gbps ethernet and to do LiteEth verification

sim/ethernet: remove trailing whitespaces