although unused read first sum from *dither_state

use addi where sv.addi is inappropriate (scalar values)
although later win and win2 will move to above 32.
looking for possible discrepancies in assembler code

reorder arguments to FPMULADD32 to match pseudocode

use fnmsubs instead of fmadds followed by fsubs

fnmadds and fnmsubs were inverted

ad fnmadd and fnmsubs to ISA pseudocode

reverting removal of tmpsum and tmpsum2, not using fmsubs
see http://lists.libre-soc.org/pipermail/libre-soc-dev/2021-June/003145.html

whoops forgot import

whoops still using DOUBLE(SINGLE(x)) rather than DOUBLE2SINGLE

remove predicate mask r30, no longer needed

no need for tmpsu or tmpsum2, fmadds if replaced with fmsubs does the job

use new sv.fmadds SVP64 instruction in MP3 CODEC assembler

fix sv_analysis.py for 3R-1W-CRo case, add fmadds/fmsubs and SVP64 tests

mark as possible bug, the fneg sum,sum

add fmadds and fmsubs to Power ISA pseudo-code, add unit test (scalar)

remove negate of sum for last value in SVP64 MP3 CODEC assembler

SVP64 mp3 assembler almost correct
lkcl@fizzy:~/src/libresoc/openpower-isa/media$ diff -u /tmp/x1 /tmp/x2
--- /tmp/x1     2021-06-15 15:51:06.016530558 +0100
+++ /tmp/x2     2021-06-15 15:51:16.816549772 +0100
@@ -2,7 +2,7 @@
 00000010  91 38 c2 aa b0 65 00 2a  ec 4d ea 2a c6 99 f3 ab  |.8...e.*.M.*....|
 00000020  5e 86 5c 2b c7 79 ce aa  05 b1 30 ab c2 b7 35 2c  |^.\+.y....0...5,|
 00000030  b2 48 35 ab 00 d8 91 2b  26 7e 6c 2b 52 c9 ac ac  |.H5....+&~l+R...|
-00000040  00 00 00 00 fc 57 cf 2c  61 ee ce ab 00 3a ff ab  |.....W.,a....:..|
+00000040  00 00 00 80 fc 57 cf 2c  61 ee ce ab 00 3a ff ab  |.....W.,a....:..|
 00000050  42 b6 f1 2b d2 49 08 ad  46 dd 5c 2c b9 f3 0d 2c  |B..+.I..F.\,...,|
 00000060  2c 2d b3 ac 8d 26 55 2d  ec 4d ea ac 0b 6c 08 ac  |,-...&U-.M...l..|
 00000070  2c a3 e6 2c 52 97 db ac  a8 7c 03 2d 1d b3 58 ac  |,..,R....|.-..X.|

add comments into mapreduce example

whoops overlap of fv0-2 with sum/2/tmp, move further up

sigh bug in setvl, temporarily setting to 7 not 8

nope, win = win2 + 31

guessing probably supposed to be 128 not 124

tmpsum2 probably needed to be fp3

temporary move regs into range 0-31

recognise setvl instruction during SVP64 translation

whoops forgot format-to-format conversion

series of text macro formats to look for: x.v, x.s (x)

add basic "macro" (.set) support to SVP64Asm
also fix bug where immediate fields were not being translated

mp3_0 initial sv

Reorder mp3_0_basicsv back to the C loop style

Update mp3_1.gpr missed in b04990f79c

add some more comments in the mapreduce svp64 examples/unit tests

add sv.fmuls/mr - mapreduce - FP multiply-single test

add first scalar mapreduce SVP64 example

add what might turn out to be only what is needed to support mapreduce
scalar mode

whoops, carry-over during rounding picks MSB not LSB

whoops copy sign over on zero

exponent bitwidth in DOUBLE2SINGLE needs to be 11 bits not 12

use new auto-generated DOUBLE2SINGLE from isafunctions pseudocode in FPMUL32

add detection of function parameters in parser
and stop assuming they are uninitialised variables (auto-assigned)
when slices are used

add better debug logs and asserts for SelectableInt slice

add support in pyparser for negative numbers

whoops fraction in fpfromint off-by-one

whoops, in1_isvec and dec_bi are optional

fmuls test showing rounding error against qemu

found FP single-conversion error, from the pseudocode, incorrectly
translated to python by hand.  really should replace it with actual
pseudocode

move mp3 test params slightly higher up so as not to clash with qemu BIOS

add commented-out debug prints

whoops sorting SPRs, stop that for now

get qemu FP regs correctly

FP basic qemu sim, testing fadds loads and stores

appears that the FP operation takes place at full 64-bit precision
then is truncated afterwards to 32-bit, then converted to fit into 64

whoops missing argument

move spot-check mem compare to a function
use for further debugging by checking a corrupted address

check both LD and ST in qemu compare

bizarre, GPR 3 is set by qemu to non-zero at startup.
clear all GPRs: set to zero

whoops start basic sim from 0x20000000

bit more memdump debugging on qemu sim

comment cleanup, record last LD/ST address in simulator
for checking with a snapshop on memory operations

whoops crank down the debug level

sorting out qemu co-simulation to read/write FP regs

add "normal" element-strided LD/ST decode/support to ISACaller

comments

add unit-strided LD/ST ISACaller SVP64 unit test

initialise SVP64 ld/st mode decoding in PowerDecoder2

comments

extract LDST mode from SVP64 RM

can't stand python 'format'

dump memory from qemu in pypowersim

add SVP64 RM LDST mode enum

Begin on SV for mp3_0

print out offset for load address in hex

probably got MSR.FP bit set... maybe

add quick stfd test to make sure MSR.FP is set

Correct mp3_1 dump size

Add 16kb stack space (total 20kb before it hits vecs at 0x3000)

Undo qemu address changes

increase RAM sizes for media memmap

moving stack and parameters higher up for media test

move stack pointer higher up to keep qemu happier in audio tests

move SPR set to qemu.py

debug print qemu and simulator LR

set SPRs inside qemu run_program

add disassembly dump and set_lr to qemu

hex dump debug

skip step, program pointing at correct location already

whoops yield in setup_one ISACaller

speed up bytes upload in qemu.py

set PC in pypowersim

pass output dump argument to shell script for audio tests

get full qemu list of registers, on each cycle, saves time

report log expected different qemu values rather than all of them

whoops inverted logic on qemu endian set

add setting of qemu GPRs/FPRs in pypowersim

slightly messy: qemu goes haywire at the last instruction.
reset bigendian to sane value

oops syntax error

add qemu gpr/fpr set/get

create a register cache for qemu machine interface, very slow

get qemu operational single-step mode, use in pypowersim

QoL tuning