lexer doesn't seem to return TOK_REG for logic anymore

allow enum typedefs

partial rebase of PeterCrozier's enum work onto current master

I tried to keep only the enum-related changes, and minimize the diff. (The
original commit also had a lot of work done to get typedefs working, but yosys
has diverged quite a bit since the 2018-03-09 commit, with a new typedef
implementation.) I did not include the import related changes either.

Original commit:
"Initial implementation of enum, typedef, import.  Still a WIP."
https://github.com/PeterCrozier/yosys/commit/881833aa738e7404987646ea8076284e911fce3f

Merge pull request #1639 from YosysHQ/eddie/fix_read_xaiger

read_aiger: $lut prefix in front

abc9: aAdd test to check $_NOT_s are absorbed

read_aiger: $lut prefix in front

Merge pull request #1636 from YosysHQ/eddie/fix_synth_xilinx_W

synth_xilinx: fix default W value for non-xc7

Merge pull request #1635 from YosysHQ/eddie/print_stats

print_stats footer to return peak memory, option for including children

Merge pull request #1633 from YosysHQ/eddie/fix_autoname

autoname: do not rename ports

Merge pull request #1632 from YosysHQ/eddie/fix1630

read_aiger: uniquify wires with $aiger<autoidx> prefix

As before, only display MEM if Linux or FreeBSD

synth_xilinx: fix default W value for non-xc7

print_stats footer to return peak memory, option for including children

Merge pull request #1623 from YosysHQ/mmicko/edif_attr

Export wire properties in EDIF

autoname: do not autoname ports

autoname: add testcase with $-prefix-ed port

read_aiger: also rename "$0"

read_aiger: uniquify wires with $aiger<autoidx> prefix

Add #1630 testcase

read_aiger: make $and/$not/$lut the prefix not suffix

Merge pull request #1620 from YosysHQ/eddie/abc9_scratchpad

abc9: add some scripts/options into "scratchpad"

Merge pull request #1627 from YosysHQ/eddie/fix1626

synth_ice40: -abc2 to always use `abc` even if `-abc9`

Add #1626 testcase

synth_ice40: -abc2 to always use `abc` even if `-abc9`

Another conflict

write_xaiger: create holes_sigmap before modifications

MIssed this merge conflict

Merge remote-tracking branch 'origin/master' into eddie/abc9_scratchpad

Merge pull request #1625 from YosysHQ/eddie/abc9_mfs

abc9: re-enable "&mfs" optimisation for synth_{xilinx,ecp5}

abc9: fix help message, found by @nakengelhardt

write_xaiger: sort holes by offset as well as port_id

abc9: remove -nomfs option

Merge remote-tracking branch 'origin/master' into eddie/abc9_mfs

Bump ABCREV for upstream fix

Merge pull request #1622 from YosysHQ/clifford/onpassreg

Add Pass::on_register() and Pass::on_shutdown()

Copy-pasta

synth_xilinx: synth_xilinx.abc9.xc7.W to replace XC7_WIRE_DELAY macro

abc9: add abc9.verify and abc9.debug options

Merge pull request #1624 from YosysHQ/eddie/abc9_leak

abc9: fix memory leak

abc9: fix memory leak

abc9: fix typos

this one is fine

Fix tests

remove whitespace

Use CARRY4 for abc1 as well, preventing issues with Vivado

Export wire properties as well in EDIF

Add abc9 sanity test

Tune abc9.script.flow

Add '-v' to &if for abc9.script.default.fast

abc9: start post-fix with semicolon

abc9.script.* constpad entries to start with '+'

Revert "abc9: if -script value is a file, then source it, otherwise commands"

This reverts commit 0696b7bc9e4bd86eadd0e0b92696392cc5dc6172.

Move abc9.* constpad entries to Abc9Pass::on_register()

Merge remote-tracking branch 'origin/clifford/onpassreg' into eddie/abc9_scratchpad

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Pass::on_register() and Pass::on_shutdown()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_xaiger: cleanup holes generation

write_xaiger: holes PIs only if whitebox

Add abc9.if.script.flow{,2} to constpad

scratchpad entry abc9.if.R to &if -R

abc9: if -script value is a file, then source it, otherwise commands

abc9: add time as last script command

Fix {C} substitution

Add RTLIL::constpad, init by yosys_setup(); use for abc9

Fix abc9_xc7.box comments

Fix abc9_xc7.box comments

scc to use design->selected_modules() which avoids black/white-boxes

Merge remote-tracking branch 'origin/master' into eddie/abc9_mfs

Bump ABCREV for upstream fix

Merge pull request #1618 from YosysHQ/eddie/aiger_fixes

read_aiger fixes

read_aiger: consistency between ascii and binary; also name latches

Add testcases

tests/aiger: write Yosys output

read_aiger: connect identical signals together

read_aiger: cope with latches and POs with same name

read_aiger: default -clk_name to be empty

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #1181 from YosysHQ/xaig_dff

"abc9 -dff" option for sequential synthesis

Fix DSP48E1 sim

Add testcase from #1459

Re-enable &mfs for synth_{ecp5,xilinx}

Bump ABCREV

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1617 from YosysHQ/eddie/abc9_dsp_refactor

Refactor abc9's DSP48E1 handling

abc9: uncomment nothing to map message

Wrap arrival functions inside `YOSYS too

Fixes

Fixes

Merge pull request #1616 from nakengelhardt/abc_scratchpad_arg_warn

error if multiple -g options are given for abc

Fix return value of arrival time functions, fix word

Bump ABCREV for upstream fix

abc9: remove -markgroups option, since operates on fully selected mod

abc9: cleanup

write_xaiger: make more robust, update doc

write_aiger: make more robust

error if multiple -g options are given for abc

Add abc9.dff scratchpad option

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1582 from nakengelhardt/abc_scratchpad_script

Check scratchpad for abc options

Merge remote-tracking branch 'origin/master' into xaig_dff