Added SV "restrict" keyword

Minor yosys-smtbmc bugfix

Added "yosys-smtbmc --constr"

Added "yosys-smtbmc --dump-constr"

Added glob support to all front-ends

Fixed bug with memories that do not have a down-to-zero data width

Fixed bug in memory_share for memory ports with different ABITS

yosys-smtbmc: improved --dump-vlogtb handling of memories

Added another mem2reg test case

Another bugfix in mem2reg code

Minor improvements to AstNode::dumpAst() and AstNode::dumpVlog()

Added examples/smtbmc/demo2.v

Added "yosys-smtbmc --dump-vlogtb"

Added support for memories to smtio.py

Deprecated "write_smt2 -regs" (by default on now), and some other smt2 back-end improvements

Added "yosys-smtbmc -g"

Added smtbmc longopt support

Fixed finish_addr handling in $readmemh/$readmemb

Bugfix in partial mem write handling in verilog back-end

Added "wreduce -memx"

Added memory_memx pass, "memory -memx", and "prep -memx"

Optimize memory address port width in wreduce and memory_collect, not verilog front-end

Added missing support for mem read enable ports to verilog back-end

Bugfix in test_autotb

Improved smtbmc vcd generation performance

Added printing of code loc of failed asserts to yosys-smtbmc

Fixed default build config

Merge pull request #203 from cr1901/master

Add MSYS2-compatible build.

Add MSYS2-compatible build.

Use _Exit(0) on win32, always use _Exit(1) in log_error()

Updated ABC to hg rev a86455b00da5

Fixed use-after-free dict<> usage pattern in hierarchy.cc

Updated ABC to hg rev 760ba358e790

ABC mxe cross-build fix

Minor fixes in show command

Added greenpak4_dffinv

Fixed upto handling in verilog back-end

Merge pull request #200 from azonenberg/master

Updates to GP_RCOSC, new GP_DFF*I cells

greenpak4: Changed name of inverted output ports for consistency

greenpak4: Added GP_DFFxI cells

greenpak4: Renamed ports for better consistency (see azonenberg/openfpga:#6)

Merge pull request #198 from whitequark/master

synth_greenpak4: use attrmvcp to move LOC from wires to cells

synth_greenpak4: use attrmvcp to move LOC from wires to cells.

Only allow posedge/negedge with 1 bit wide signals

Fixed some compiler warnings in attrmap command

Added "attrmap" command

Added log_const() API

Added "attrmvcp" pass

Use /proc/self/exe on Cygwin as well.

Undo "preserve wire attributes in iopadmap" change (it was OK before)

Added "test_autotb -seed" (and "autotest.sh -S")

preserve wire attributes in iopadmap

Fixed bug in parsing real constants

Added "insbuf" command

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "write_verilog -defparam"

Added "write_verilog -nodec -nostr"

Added $initstate support to smtbmc flow

Added SatGen support for $anyconst

Removed $predict support from SatGen

Added $anyconst and $aconst

Added "read_verilog -dump_rtlil"

Renamed AbstractCellEdgesDatabase::add_cell() to add_edges_from_cell()

Fixed a verilog parser memory leak

Fixed parsing of empty positional cell ports

Improvements in CellEdgesDatabase

Added CellEdgesDatabase API

Moved SatHelper::setup_init() code to SatHelper::setup()

Added $initstate support to "sat" command

No tristate warning message for "read_verilog -lib"

Added satgen initstate support

Using $initstate in "initial assume" and "initial assert"

Added $initstate cell type and vlog function

After reading the SV spec, using non-standard predict() instead of expect()

Added basic support for $expect cells

Added examples/smtbmc

Merge pull request #191 from whitequark/json-module-attributes

write_json: also write module attributes

Merge pull request #193 from azonenberg/master

Removed splitnets in synth_greenpak4, added GP_DAC, refactored GP_BANDGAP

Merge https://github.com/cliffordwolf/yosys

Minor bugfix in FSM reset state detection

write_json: also write module attributes.

Added GP_DAC cell

Removed VOUT port of GP_BANDGAP

Removed splitnets in prep for new gp4par parser

Yosys-smtbmc: Support for hierarchical VCD dumping

Moved smt2 yosys info parsing from smtbmc.py to smtio.py

Added "prep -auto-top" and "synth -auto-top"

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge pull request #189 from whitequark/master

greenpak4: add GP_COUNT{8,14}_ADV cells

Support for hierarchical designs in smt2 back-end

greenpak4: add GP_COUNT{8,14}_ADV cells.

Further improved fsm_detect output, attempt to detect self-resetting circuits

Added printing of some warning messages to fsm_detect

Added warning about adding fsm_encoding attributes to wires to manual

Minor fixes in ice40_ff* passes for sloppy SB_DFF instantiations

Fixed mem assignment in left-hand-side concatenation

Merge branch 'eddiehung-vtr'

Restored blif "-true - .." behavior, use "-true + .." for eddiehung-vtr behavior

In BLIF, a .names without entries already always outputs 0

Undo eddiehung-vtr Makefile changes