opt_merge: unordered_map -> dict as per @cliffordwolf review

opt_merge: speedup

Added filter-out  for libyosys.so

Revert "Clean up 'install' Makefile target"

This reverts commit 2a746234fec2f6d14e9bfa40fd7f3478cdd539ea.

Revert "Improve ABC repository management in Makefile"

This reverts commit 90404e1969443a1b8a767ab8f3dc311709c5fe9d.

Merge pull request #1666 from Xiretza/improve-makefile

Makefile improvements for packaging scripts

Merge pull request #1751 from boqwxp/add_assert

Extend `add` command to allow adding $assert cells.

Add mandatory wasm file to zip file as well

Merge pull request #1757 from jiegec/fix-emcc

Fix compilation for emcc

Add EXTRA_EXPORTED_RUNTIME_METHODS env for yosysjs

Fix compilation for emcc

Merge pull request #1743 from YosysHQ/eddie/abc9_keep

abc9: improve (* keep *) handling

Merge pull request #1744 from YosysHQ/eddie/fix1675

Bump ABCREV to receive fix for #1675

Extend `add` command to allow adding cells for verification like $assert, $assume, etc.

Merge pull request #1753 from YosysHQ/dave/abc9-speedup

Add ScriptPass::run_nocheck and use for abc9

Merge pull request #1721 from YosysHQ/dave/tribuf-unused

deminout: Don't demote inouts with unused bits

Merge pull request #1755 from boqwxp/add_cmd_cleanup

Clean up `passes/cmds/add.cc` code style.

Clean up passes/cmds/add.cc code style.

Merge pull request #1747 from YosysHQ/claire/partselfix

Fix partsel expr bit width handling and add test case

Add ScriptPass::run_nocheck and use for abc9

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1716 from zeldin/ecp5_fix

ecp5: remove unused parameter from \$__ECP5_PDPW16KD

Fix partsel expr bit width handling and add test case

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

xaiger: remove some unnecessary operations ...

... since they can not be triggered by (* keep *) anymore
(but could still be triggered by (* abc9_scc *) !?!)

Bump ABCREV to receive fix for #1675

abc9: for sccs, create a new wire instead of using entirety of existing

abc9: (* keep *) wires to be PO only, not PI as well; fix scc handling

abc: add abc.debug scratchpad option

remove unused parameters

Merge pull request #1742 from nakengelhardt/rpc-test-again

More rpc test fixes

rpc test: make frontend listen before launching yosys & introduce safeguard if yosys errors

Merge pull request #1739 from YosysHQ/eddie/issue1738

ice40: fix specify for -device {lp,u}

ice40: fix specify for ICE40_{LP,U}

tests: extend tests/arch/run-tests.sh for defines

ice40: fix implicit signal in specify, also clamp negative times to 0

Merge pull request #1735 from YosysHQ/eddie/abc9_dsp48e1

 xilinx: cleanup DSP48E1 handling for abc9

xilinx: consider DSP48E1.ADREG

xilinx: cleanup DSP48E1 handling for abc9

xilinx: improve specify for DSP48E1

xilinx: missing DSP48E1.PCIN timing from abc9_{map,model}.v

deminout: Don't demote inouts with unused bits

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1691 from ZirconiumX/use-flowmap-in-noabc

Add -flowmap option to `synth{,_ice40}`

Fix bison warning for "pure-parser" option

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1718 from boqwxp/precise_locations

Closes #1717. Add more precise Verilog source location information to AST and RTLIL nodes.

Merge pull request #1681 from YosysHQ/eddie/fix1663

verilog: instead of modifying localparam size, extend init constant expr

Merge pull request #1519 from YosysHQ/eddie/submod_po

submod: several bugfixes

iopadmap: Look harder for already-present buffers. (#1731)

iopadmap: Look harder for already-present buffers.

Fixes #1720.

Merge pull request #1724 from YosysHQ/eddie/abc9_specify

abc9: auto-generate *.lut/*.box files and arrival/required times from specify entries

Merge pull request #1729 from rqou/coolrunner2

coolrunner2 buffer cell insertion fixes

coolrunner2: Attempt to give wires/cells more meaningful names

coolrunner2: Fix invalid multiple fanouts of XOR/OR gates

In some cases where multiple output pins share identical combinatorial
logic, yosys would only generate one $sop cell and therefore one
MACROCELL_XOR cell to try to feed the multiple sinks. This is not valid,
so make the fixup pass duplicate cells when necessary. For example,
fixes the following code:

module top(input a, input b, input clk_, output reg o, output o2);

wire clk;

BUFG bufg0 (
    .I(clk_),
    .O(clk),
);

always @(posedge clk)
    o = a ^ b;
assign o2 = a ^ b;

endmodule

coolrunner2: Fix packed register+input buffer insertion

The register will be packed with the input buffer if and only if the
input buffer doesn't have any other loads.

coolrunner2: Insert many more required feedthrough cells

Merge pull request #1727 from YosysHQ/eddie/fix_write_smt2

ystests: fix write_smt2_write_smt2_cyclic_dependency_fail

ystests: fix write_smt2_write_smt2_cyclic_dependency_fail

Merge pull request #1726 from YosysHQ/eddie/fix1710

ast: fixes #1710; do not generate RTLIL for unreachable ternary branch

Add -flowmap to synth and synth_ice40

ast: fixes #1710; do not generate RTLIL for unreachable ternary

Comment out log()

Remove RAMB{18,36}E1 from cells_xtra.py

Small fixes

Fixes for older compilers

Revert "Fix tests/arch/xilinx/fsm.ys to count flops only"

This reverts commit 68f903c6dd7403a4cf280cf71ee02d20345938b5.

ast: quiet down when deriving blackbox modules

abc9_ops: suppress -prep_box warning for abc9_flop

xilinx: Update RAMB* specify entries

ice40: add delays to SB_CARRY

xilinx: add delays to INV

Make TimingInfo::TimingInfo(SigBit) constructor explicit

TimingInfo: index by (port_name,offset)

Fix spacing

More +/ice40/cells_sim.v fixes

Cleanup tests

Update bug1630.ys to use -lut 4 instead of lut file

Make +/xilinx/cells_sim.v legal

abc9_ops: still emit delay table even box has no timing

write_xaiger: add comment about arrival times of flop outputs

abc9_ops: demote lack of box timing info to warning

Get rid of (* abc9_{arrival,required} *) entirely

abc9_ops: use TimingInfo for -prep_{lut,box} too

abc9_ops: use TimingInfo for -prep_{lut,box} too

abc9_ops: add and use new TimingInfo struct

Fix tests/arch/xilinx/fsm.ys to count flops only

Expand +/xilinx/cells_sim.v to keep ICARUS and non -specify paresr happy

ice40: fix specify for inverted clocks

Fix tests by gating some specify constructs from iverilog

Update simple_abc9 tests

abc9_ops: ignore (* abc9_flop *) if not '-dff'

ice40: specify fixes

abc9_ops: sort LUT delays to be ascending

ice40: move over to specify blocks for -abc9

synth_ecp5: use +/abc9_model.v

Update xilinx for ABC9

Create +/abc9_model.v for $__ABC9_{DELAY,FF_}

abc9_ops: output LUT area

ecp5: remove small LUT entries

abc9_ops: cope with T_LIMIT{,2}_{MIN,TYP,MAX} and auto-gen small LUTs

Fix commented out specify statement

xilinx: improve specify functionality

ecp5: deprecate abc9_{arrival,required} and *.{lut,box}

xilinx: use specify blocks in place of abc9_{arrival,required}