kc705: fix typo in platform file (LPC definition)

remove redundant xilinx_strace_tailor.sh

move xilinx_strace_tailor to tools

Revert "migen: create VerilogConvert and EDIFConvert classes and return it with convert functions"

This reverts commit f03aa7629256c6ff6ae3129e3c353a8cb141444d.

Revert "migen/fhdl: pass fdict filename --> contents to specials"

This reverts commit ea04947519224628948b10c9b9e42cd0ed2252d6.

Revert "migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method"

This reverts commit 95cfc444e60ea18fa0efef229582923b2e695631.

mibuild/platforms: fix minispartan6

migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method

migen/fhdl: pass fdict filename --> contents to specials

migen: create VerilogConvert and EDIFConvert classes and return it with convert functions

Merge branch 'master' of github.com:m-labs/migen

platforms/lx9_microboard,usrp_b100: fix bitgen opts

platforms/kc705: fix .bin generation with ISE and Vivado

platforms/kc705: add iMPACT programmer

Merge branch 'master' of https://github.com/m-labs/migen

add tool to build minimal xilinx toolchains

mibuild/sim: use the same architecture we use for others backends

platforms/minispartan6: add ftdi_fifo pins

platforms/minispartan6: fix IOStandard/Slew, add FpgaProg programmer, change default clock to 32MHz

mibuild/xilinx/programmer: add iMPACT programmer (for sb: I need it in Windows for now since I was not able to get XC3SPROG working)

mibuild/platforms/minispartan6: adapt to recent changes (able to build simple example)

mibuild/platforms/minispartan6: add device parameter (board can be populated with lx9 or lx25)

mibuild/platforms: review and fix small mistakes

mibuild/platforms: add minispartan6 (from Matt O'Gorman)

test_actor: add unittests for SimActor

* also implicitly tests for the access of signals during simulation that are
not referenced in any statements

* before, if the busy signal is never used, it is stripped
  and could not be accessed in simulation

sim: keep track of unreferenced items

* items that are never referenced in any statements do not end up in the
namespace or in the verilog

* this memorizes items if they can not be found in the namespace and keeps
track of their values

pipistrello: switch is a button

pipistrello: compress and load bitstream at 6MHz

pipistrello: rename sdram->ddram

fhdl/verilog: fix dummy signal initial event

mibuild/lattice/diamond: add verilog include path (thanks Lattice's FAE since it's not documented)

fhdl/specials/memory: use $readmemh to initialize memories

fhdl/verilog: change the way we initialize reg: reg name = init_value;
This allows simplifications (init in _printsync and _printinit no longer needed)

fhdl/verilog: revert "fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code"

This probably breaks simulation with Icarus Verilog (and others simulators?)

migen/genlib/io: use 0 instead of Signal() for default rst value (immutable thanks sb)

Revert "fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)"

This breaks simulations, and we will try to use the "reg name = value" syntax instead.

This reverts commit e946f6e4538277308e374cd1f0b1b9a31f66dc5a.

genlib/io: add optional external rst to CRG

mibuild/platform/versa: fix clock_constraints

mibuild/lattice: use ODDRXD1 and new synthesis directive

fhdl/special: add optional synthesis directive (needed by Synplify Pro)

mibuild/lattice: add LatticeAsyncResetSynchronizer

mibuild/platforms/versa: add ethernet clock constraints

mibuild/platforms/versa: add rst_n

mibuild/lattice: fix LatticeDDROutput

fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code
it's generally better to have identical code between simulations and synthesis, but here tricks inserted for simulation are clearly expected to be simplified by synthesis tools, so it's better not inserting them.

fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)

mibuild/xilinx/common: add LatticeDDROutput

mibuild/xilinx/common: add XilinxDDROutput

migen/genlib/io: add DDRInput and DDROutput

mibuild/platforms: add ethernet to versa

mibuild/platforms: add user_dip_btn to versa

mibuild/lattice: use new Toolchain/Platform architecture

mibuild/altera: use new Toolchain/Platform architecture

mibuild: add initial Lattice Diamond support (with ECP3 Versa board platform skeleton)

move pytholite to separate repos

fhdl/visit: fix TransformModule

mibuild/xilinx: export special_overrides dictionary

mibuild/xilinx: remove obsolete CRG_DS

mibuild: sanitize default clock management

mibuild: get rid of Platform factory function, cleanup

migen/genlib/io: add DifferentialOutput and Xilinx implementation

genlib/io.py: fix copy/paste error (thanks rjo)

migen/genlib: add io.py to define generic I/O specials to be lowered by mibuild

mibuild/sim: clean up (thanks sb)

mibuild/sim/dut_tb: fix permissions

mibuild/sim: get serial dev from /tmp/simserial

mibuild/sim: add support for pty

mibuild/sim: remove hack, the issue was in gateware (padding)

genlib/misc: add increment parameter to Counter

fhdl/module: use r.append() in _collect_submodules

fhdl/module: avoid flushing self._submodules and create do_exit.

mibuild/sim: clean up and move eth struct to sim

mibuild/sim: regroup console_tb/ethernet_tb in dut_tb

mibuild/sim: remove server and interact with tap directly in cpp tb. for now: - need to create tap manually: create tap: openvpn --mktun --dev tap0 ifconfig tap0 192.168.0.14 up mknod /dev/net/tap0 c 10 200 delete tap: openvpn --rmtun --dev tap0 - ARP request/reply OK - TFTP request OK - need to be tested with TFTP server. - need clean up

vivado: permit resources without pins

This is required if the LOC is done by another, external constraints set,
as in the case of the Zynq Processing System Instance.

mibuild/sim: able to visualize arp requests with wireshark
now need to find why that is not responding...

mibuild/sim: able to send ethernet frame from sim to server.py

mibuild/sim: add ethernet pins to verilor.py

platforms/sim: add ethernet pins

genlib/cordic: fix typos

genlib/misc: fix missing *args in Counter

mibuild/sim/server_tb: use SERIAL_SINK_ACK

mibuild/sim: use /tmp/simsocket sockaddr for server

mibuild/sim: avoid updating end at each cycle (simulation speedup)

mibuild/sim: simplify console_tb with sim struct

mibuild/sim: create server.py and server_tb (Proof of concept OK with flterm)
Using a server allow us to create a virtual UART (and ethernet TAP in the future).

1) start the server
2) start flterm on the virtual serial port created by the server
3) run the simulation

This will enable us to do serialboot and netboot in simulation.
This will also enable prototyping  ethernet for ARTIQ in simulation.

xilinx/programmer/vivado: fix Linux support

platforms/kc705: fix imports

Merge branch 'master' of github.com/m-labs/migen

mibuild/sim/verilator: remove verilator_root, use -Wno-fatal and add verbose option (verbose disabled by default)

mibuild/sim: style fixes

move dma_lasmi to MiSoC

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

mibuild: initial Verilator support

genlib/misc: add FlipFlop, Counter, Timeout

platforms/pipistrello: remove unconnected SDRAM pins

pipistrello: fix ddram dqs, cleanup constraints, add pullup/downs

pipistrello: switch back to xc3sprog and fast (papilio) speed

kx705: add programmer parameter

fix xilinx/programmer with Vivado