Add xilinx_srl_fixed, fix typos

Merge branch 'master' into eddie/xilinx_srl

Remove dupe in CHANGELOG, missing end quote

Merge tag 'yosys-0.9'

Yosys 0.9

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1112 from acw1251/pyosys_sigsig_issue

Fixed pyosys commands returning RTLIL::SigSig

Merge pull request #1327 from YosysHQ/clifford/pmgen

Add pmgen slices and choices

Create new $__XILINX_SHREG_ cell for variable length too

Do not allow Q of last cell of variable length SRL to be (* keep *)

Also add first.Q to chain_bits since variable length

Do not enforce !EN_POLARITY on $dffe

Create new cell for fixed length SRL

Cleanup FDRE matching

Add undocumented feature

Oops don't need a finally block

Keep track of bits in variable length chain, to check for taps

Don't forget $dff has no EN

Same for variable length

Filter on en_port for fixed length

Check clock is consistent

Fix last_cell.D

Revert "Add a unique argument to pmgen's nusers()"

This reverts commit 1d88887cfdbeedff7dce9024d8fb4ceb014cb2ef.

Revert "Fix polarity"

This reverts commit 9cd23cf0feda3e12ceda1f8fa5d28d2b38f2314d.

Fix polarity

Check for non unique nusers/fanouts

Add a unique argument to pmgen's nusers()

Update doc

Remove (* init *) entry when consumed into SRL

indo -> into

indo -> into

Forgot to slice

Cope with possibility that D could connect to Q on same cell

Revert earliest to gcc-4.8, compile iverilog with default compiler

Revert "Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!"

This reverts commit c82b2fa31f8965be2680c87af6cd9ac5d26ead4d.

Remove .0 from clang-8.0

Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!

bionic -> xenial as its on whitelist

Bump gcc from 4.8 to 4.9 as undefined reference

... to `__warn_memset_zero_len'.
Also remove gcc-6, bump gcc-7 to gcc-9, clang from 5.0 to 8.0

Mention shregmap -tech xilinx is superseded

xilinx_srl now copes with word-level flops $dff{,e}

xilinx_srl to use 'slice' features of pmgen for word level

Merge remote-tracking branch 'origin/clifford/pmgen' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Forgot one

Put abc_* attributes above port

Make macOS depenency clear

Merge pull request #1326 from mmicko/doc-update

Make macOS dependency clear

Fix port hanlding in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen slices and choices

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Make macOS depenency clear

Do not propagate mem2reg attribute through to result

In sat: 'x' in init attr should not override constant

Remove Xilinx test

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add shregmap -tech xilinx test

Revert "Try way that doesn't involve creating a new wire"

This reverts commit 2f427acc9ed23c77e89386f4fbf53ac580bf0f0b.

Try way that doesn't involve creating a new wire

If d_bit already in sigbit_chain_next, create extra wire

Spelling

do not require boost if pyosys is not used

require tcl-tk in Brewfile

Merge pull request #1322 from mmicko/pyosys_osx

do not require boost if pyosys is not used

Add doc

do not require boost if pyosys is not used

Merge pull request #1319 from TeaEngineering/shuckc/brew-tcl-tk

require tcl-tk in Brewfile

Add copyright

Add CHANGELOG entry

Remove `shregmap -tech xilinx` additions

pmgen to also iterate over all module ports

Remove output_bits

Forgot to set ud_variable.minlen

Do not run xilinx_srl_pm in fixed loop

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge pull request #1317 from YosysHQ/eddie/opt_expr_shiftx

 opt_expr to trim A port of $shiftx/$shift

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1289 from mmicko/anlogic_fixes

Anlogic fixes and optimization

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1281 from mmicko/efinix

Initial support for Efinix Trion series FPGAs

Copy-paste typo

require tcl-tk in Brewfile

Respect opt_expr -keepdc as per @cliffordwolf

Handle $shift and Y_WIDTH > 1 as per @cliffordwolf

Add cover()

Canonical form

Merge pull request #1316 from YosysHQ/eddie/fix_mem2reg

mem2reg to preserve user attributes and src

Add test

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Reuse var

Revert "Trim shiftx_width when upper bits are 1'bx"

This reverts commit 7e7965ca7b3bbeb79cb70014da7bc48c08a74adb.

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Trim shiftx_width when upper bits are 1'bx

Add comment

Add variable length support to xilinx_srl

Rename pattern to fixed

attribute -> attr

Use Cell::has_keep_attribute()