Merge remote-tracking branch 'origin/clifford/libwb' into xaig

Disable blackbox detection in techmap files

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Convert to use #945

Merge remote-tracking branch 'origin/clifford/libwb' into xaig

Fix tests

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "noblackbox" attribute

Signed-off-by: Clifford Wolf <clifford@clifford.at>

New behavior for front-end handling of whiteboxes

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #943 from YosysHQ/clifford/whitebox

[WIP] Add "whitebox" attribute, add "read_verilog -wb"

Add "techmap -wb", use in formal flows

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Check blackbox attribute in techmap/simplemap

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Add "wbflip" command

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Merge pull request #942 from YosysHQ/clifford/fix931

Improve proc full_case detection and handling

ABC_FLOPS -> ABC_MODEL -- only whitebox if ABC_MODEL set

Select to find union of both sets on stack

Fixes for simple_abc9 tests

Improve "show" handling of 0/1/X/Z padding

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Change "ne" to "neq" in btor2 output

we need to do this because they changed the parser:
https://github.com/Boolector/btor2tools/commit/e97fc9cedabadeec4f621de22096e514f862c690

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Do not assume inst_module is always present

ignore_boxes -> holes_mode

Make SB_DFF whitebox

Add tests/aiger/.gitignore

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Spelling fixes

Fix SB_DFF comb model

Revert "write_json to not write contents (cells/wires) of whiteboxes"

This reverts commit 4ef03e19a8eafc324d3442f0642abf858071fdd4.

Missing close bracket

Annotate SB_DFF* with abc_flop and abc_box_id

Add SB_DFF* to boxes

Add flop support for write_xaiger

read_aiger to parse 'r' extension

Spelling

Update to ABC 3709744

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Merge pull request #917 from YosysHQ/eddie/fix_retime

Retime by default when abc -dff

Use new -wb flag for ABC flow

write_json to not write contents (cells/wires) of whiteboxes

Ignore 'whitebox' attr in flatten with "-wb" option

write_json to not write contents (cells/wires) of whiteboxes

Ignore 'whitebox' attr in flatten with "-wb" option

Also update Makefile.inc

Fix abc's remap_name to not ignore [^0-9] when extracting sid

Make SB_LUT4 a blackbox

Fix rename

Rename to abc_*.{box,lut}

Merge remote-tracking branch 'origin/clifford/whitebox' into xaig

ABC to call retime all the time

Add "whitebox" attribute, add "read_verilog -wb"

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Revert "synth_* with -retime option now calls abc with -D 1 as well"

This reverts commit 9a6da9a79a22e984ee3eec02caa230b66f10e11a.

Merge branch 'master' into eddie/fix_retime

Improve proc full_case detection and handling, fixes #931

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Skip if abc_box_id earlier

Remove use of abc_box_id in stat

Fix $anyseq warning and cleanup

Update Makefile.inc too

Reduce to three devices: hx, lp, u

Do not print slack histogram

Add up5k timings

Fix grammar

Update error message

Add "-device" argument to synth_ice40

Missing abc_flop_q attribute on SPRAM

Cope with inout ports

Map to SB_LUT4 from fastest input first

Working ABC9 script

Stop topological sort at abc_flop_q

Mark seq output ports with "abc_flop_q" attr

Also update Makefile.inc

synth_ice40 to use renamed files

Rename to abc.*

Revert "Try using an ICE40_CARRY_LUT primitive to avoid ABC issues"

This reverts commit a7632ab3326c5247b8152a53808413b259c13253.

Try using an ICE40_CARRY_LUT primitive to avoid ABC issues

Remove init* from xaiger, also topo-sort cells for box flow

Merge remote-tracking branch 'origin/master' into xaig

Ignore a/i/o/h XAIGER extensions

Fix spacing

Update to ABC d1b6413

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Optimise

Add SB_LUT4 to box library

Add ice40 box files

abc9 to output some more info

CIs before PIs; also sort each cell's connections before iterating

Merge remote-tracking branch 'origin/master' into xaig

Port from xc7mux branch

Re-enable partsel.v test

abc9 to call "setundef -zero" behaving as for abc

Merge pull request #939 from YosysHQ/revert895

Revert #895 (mux-to-shiftx optimisation)

Revert #895

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #937 from YosysHQ/revert-932-eddie/fixdlatch

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Merge pull request #936 from YosysHQ/README-fix-quotes

README: fix some incorrect quoting

README: fix some incorrect quoting.

Forgot backslashes

Handle __dummy_o__ and __const[01]__ in read_aiger not abc

abc to ignore __dummy_o__ and __const[01]__ when re-integrating

Output __const0__ and __const1__ CIs

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Fix inout handling for -map option

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge remote-tracking branch 'origin/master' into xaig

Use -map instead of -symbols for aiger