Added sincos test case

Added support for local regs in named blocks

Fixed gentb_constant handling in autotest backend

More ABC releated Makefile changes

Minor improvements in ABc build

Progress on AppNote 011

Fixed submod for non-primitive cells

Fixed submod for non-cleaned designs

Added Pass:call_newsel API

Added "history" command

A fix in memory_dff for write ports with static addresses

Progress on AppNote 011

Progress on AppNote 011

Progress on AppNote 011

Using RTLIL::id2cstr for prompt printing

Added dump -m and -n options

Progress on AppNote 011

Merge pull request #17 from mschmoelzer/master

Include unistd.h in svgview.cpp (required for getcwd() function)

Fixed temp net name generation in rtlil process generator for abbreviated name matching

Added pattern support to "ls" command

Improved ID matching scheme in select (and thus for all commands)

Fixes and improvements in "show" command

Include unistd.h in svgview.cpp (required for getcwd() function)

This fixes compilation on Arch Linux, which otherwise fails.

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

More progress on AppNote 011

Added "src" attribute to processes

Started writing appnote 011

Added support for "show -pause" and "show -format dot"

Added QGraphicsWebView to yosys-svgviewer

Updated ABC to 9241719523f6

Added some svgviewer code for possible future switch to QGraphicsWebView

Merge branch 'master' of github.com:cliffordwolf/yosys

Tighter integration of ABC build

Set version number to 0.1.0+

Started implementing undef support in "sat" command

Bugfixes in new "stat" command

Added "stat" command

Improvements in satgen undef handling

Improvements in satgen undef handling

Added ezsat vec_const() api

Started implementing undef handling in satgen

Removed undef feature from ezsat api

Using simplemap mappers from techmap

Added simplemap pass

Renamed stdcells_sim.v to simcells.v and fixed blackbox.v

Added module->avail_parameters (for advanced techmap features)

Added techmap -D and -I options

Added verilog frontend -ignore_redef option

Added "techmap -share_map" option

Early wire/reg/parameter width calculation in ast/simplify

Updated TODOs

Fixed xilinx/example_sim_counter test bench

Added proper dumping of signed/unsigned parameters to verilog backend

Added support for signed parameters in ilang

Removed now obsolete test cases

Remove auto_wire framework (smarter than the verilog standard)

Implemented correct handling of signed module parameters

Added modelsim support to autotest

Fixed "flatten" top-module detection: Only use on fully selected designs

Fixed "make install" dependencies

Added "top" attribute to mark top module in hierarchy

Updated command-reference-manual.tex

AppNote 010 typo fixes and corrections

AppNote 010 progress

Improved handling of techmap special wires

Improved handling of initialized registers

Added more generic _TECHMAP_ wire mechanism to techmap pass

Making prograss on Appnote 010

Progress on AppNote 010

Started to write on AppNote 010: Verilog to BLIF

Updated command-reference-manual.tex

Renamed "placeholder" to "blackbox"

Some driver changes/fixes

Fixed O(n^2) performance bug in verilog preprocessor

Added more performance measurement infrastructure

Enable {* .. *} feature per default (removes dependency to REJECT feature in flex)

Massive performance improvement from refactoring RTLIL::SigSpec::optimize()

Added SigBit struct and refactored RTLIL::SigSpec::extract

Improved make rules for profiling and debugging

Updated abc

Implemented $_DFFSR_ expression generator in verilog backend

Fixed async proc detection in mem2reg

Major improvements in mem2reg and added "init" sync rules

Fixed a bug in "add -global_input"

Added "proc_arst -global_arst" feature

Fixed ilang parser: memory width

Added "add" command (only wires for now)

Another name resolution bugfix for generate blocks

Implemented indexed part selects

Do not allow memory bit select on the left side of an assignment

Added "synthesis" in (synopsys|synthesis) comment support

Fixed name resolution of local tasks and functions in generate block

Implemented part/bit select on memory read

Updated TODOs in README file

Added init= attribute for fpga-style reset values

Added "make config-sudo"

Install simlib in datdir

Large improvements in yosys-config

Fixed parsing of module arguments when one type is used for many args

Renamed temp module generated by "abc" pass from "logic" to "netlist"

Added additional mem2reg testcase