Added "check -assert" doc

Added "check -assert"

Fixed "sat -initsteps" off-by-one bug

Added "sat -stepsize" and "sat -tempinduct-step"

sat docu change

When "sat -tempinduct-baseonly -maxsteps N" reaches maxsteps it is a good thing.

Added "sat -tempinduct-baseonly -tempinduct-inductonly"

Fixed basecase init for "sat -tempinduct"

Fixed "flatten" for non-pre-derived modules

Hotfix for yosysjs/demo03.html

YosysJS: Wait for Viz to load

Replaced ezDefaultSAT with ezSatPtr

Catch constants assigned to cell outputs in "flatten"

Added deep recursion warning to AST simplify

Parser support for complex delay expressions

YosysJS firefox fixes

YosysJS stuff

format fixes in "sat -dump_json"

Added "sat -dump_json" (WaveJSON format)

Changed "show" defaults for Win32

Convert floating point cell parameters to strings

Fixed clang (svn trunk) warnings

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "select %xe %cie %coe"

wreduce help typo fix

CodingReadme

YosysJS fixes for firefox

More YosysJS stuff

Added YosysJS wrapper

Bugfix in wreduce

More yosys.js improvements

Added Viz to yosys.js

Added yosys.js FS support

More emcc stuff

Improved yosys.js example

Added "stat" to "synth" and "synth_xilinx"

Added final checks to "synth" and "synth_xilinx"

Added "check -noinit"

Cosmetic fixes in "hierarchy" for blackbox modules

More emscripten stuff, Added example app

Fixed default EMCCFLAGS

Smaller default parameters in $mem simlib model

Fixed "stat" handling of blackbox modules

Various fixes for memories with offsets

Added $meminit support to "memory" command

Added $meminit test case

Added "read_verilog -nomeminit" and "nomeminit" attribute

Creating $meminit cells in verilog front-end

Added $meminit cell type

Fixed handling of "//" in filenames in verilog pre-processor

Fixed "write_verilog -attr2comment" handling of "*/" in strings

hotfix in "check" command

Added "check" command

Added AstNode::simplify() recursion counter

Added EMCCFLAGS

Some test related fixes

(incl. removal of three bad test cases)

Added "proc_dlatch"

Less aggressive "share" defaults

Improved read_verilog support for empty behavioral statements

Added "scc -expect <N> -nofeedback"

Some hashlib improvements

Various changes to release checklist

Fixed creation of command reference in manual

We are now in 0.5+ development

Yosys 0.5

Bugfix in "make vcxsrc"

Updated command reference in manual

Various presentation fixes

Fixed iterator invalidation bug in "rename" command

CodingReadme update

Fixed bug in "show -format .."

Added new APIs to changelog

Fixed eval_select_op() api

Added eval_select_args() and eval_select_op()

Minor "make vgtest" changes

Various ModIndex improvements

Added Yosys 0.5 Changelog

Various updates to CodingReadme

Added equiv_add

Ignore explicit assignments to constants in HDL code

Fixed a bug with autowire bit size
(removed leftover from when we tried to auto-size the wires)

fixed typo

Added "yosys-config --build modname.so cppsources.."

Added SigSpec::has_const()

Cleanup in add_share_file make macro

Removed "make mklibyosys"

Improved building of plugins

Added "make uninstall"

Added cell->known(), cell->input(portname), cell->output(portname)

Added "select -read"

Auto-detect TCL version

Added onehot attribute

Fixed opt_clean performance bug

Disabled (unused) Xilinx tristate buffers

Using design->selected_modules() in opt_*

Skip blackbox modules in design->selected_modules()

Added "yosys -L logfile"

Merge branch 'master' of github.com:cliffordwolf/yosys

no support for 6-series xilinx devices

Merge pull request #48 from rubund/master

Fixed typos found by lintian