Add ConstEvalAig specialised for AIGs

Update CHANGELOG with "synth -abc9"

Fix LP SB_LUT4 timing

More accurate CHANGELOG

Update CHANGELOG

Rip out all non FPGA stuff from abc9

Fix spelling

Revert "For 'stat' do not count modules with abc_box_id"

This reverts commit b89bb744529fc8a5e4cd38522f86a797117f2abc.

Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"

This reverts commit 2223ca91b0cc559bb876e8e97372a8f77da1603e, reversing
changes made to eaee250a6e63e58dfef63fa30c4120db78223e24.

Move neg-pol to pos-pol mapping from ff_map to cells_map.v

Be more precise when connecting during ABC9 re-integration

Remove unnecessary undriven_bits.insert

Remove hacky wideports_split from abc9

Fix compile errors when #if 1 for debug

parse_xaiger to cope with inouts

write_xaiger to preserve POs even if driven by constant

Add a couple more tests

Do not call abc9 if no outputs

More write_xaiger cleanup

Cleanup write_xaiger

Consistency

Reduce diff with master

Remove abc_flop{,_d} attributes from ice40/cells_sim.v

Fix spacing

Remove wide mux inference

Merge branch 'xc7mux' into xaig

Merge branch 'xc7mux' of github.com:YosysHQ/yosys into xc7mux

Typo: wire delay is -W argument

Revert "Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux"

This reverts commit a138381ac3f2c820d187f08531ffd823d6cbcfd5, reversing
changes made to b77c5da76919f7f99f171a0a2775896fbc8debc2.

Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"

This reverts commit eaee250a6e63e58dfef63fa30c4120db78223e24, reversing
changes made to 935df3569b4677ac38041ff01a2f67185681f4e3.

Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"

This reverts commit 2223ca91b0cc559bb876e8e97372a8f77da1603e, reversing
changes made to eaee250a6e63e58dfef63fa30c4120db78223e24.

Merge remote-tracking branch 'origin/xc7mux' into xaig

Merge remote-tracking branch 'origin/master' into xaig

Retry "Add "-W' wire delay arg to abc9, use from synth_xilinx"

Revert "Add "-W' wire delay arg to abc9, use from synth_xilinx"

This reverts commit 2dffa4685b830313204f5d04314a14ed6ecac8ec.

Add "-W' wire delay arg to abc9, use from synth_xilinx

Revert "Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux"

This reverts commit 5174082208ef9bea22ad1ba62622947375b3e83b, reversing
changes made to 54379f9872ba3abdf5328994abcf5abfc7288c6b.

Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux

Try way that doesn't involve creating a new wire

Disable dist RAM boxes due to comb loop

Remove #ifndef ABC

Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux

If d_bit already in sigbit_chain_next, create extra wire

Add test

Revert "Revert "Move ff_map back after ABC for shregmap""

This reverts commit e473e7456545d702c011ee7872956f94a8522865.

Revert "Rename shregmap -tech xilinx -> xilinx_dynamic"

This reverts commit 94a5f4e60985fc1e3fea75eec85638fa29874bea.

Revert "shregmap -tech xilinx_dynamic to work -params and -enpol"

This reverts commit 45d1bdf83ae6d51628e917b66f1b6043c8a3baee.

Revert "Refactor to ShregmapTechXilinx7Static"

This reverts commit e1e37db86073e545269ff440da77f57135e8b155.

Revert "Add -tech xilinx_static"

This reverts commit dfe9d95579ab98d7518d40e427af858243de4eb3.

Revert "Continue support for ShregmapTechXilinx7Static"

This reverts commit 72eda94a66c8c4938a713c9ae49d560e6b33574f.

Revert "shregmap -tech xilinx_static to handle INIT"

This reverts commit 935df3569b4677ac38041ff01a2f67185681f4e3.

Merge remote-tracking branch 'origin/master' into xc7mux

Add some more comments

Merge pull request #1082 from corecode/u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

Merge pull request #1078 from YosysHQ/eddie/muxcover_costs

Allow muxcover costs to be changed

Update CHANGELOG

Comment out muxpack (currently broken)

Fine tune aigerparse

Merge remote-tracking branch 'origin/master' into xc7mux

Fix spacing from spaces to tabs

Merge pull request #1079 from YosysHQ/eddie/fix_read_aiger

Fix read_aiger to really get tested, and fix some uncovered read_aiger issues

Add read_aiger to CHANGELOG

Fix spacing (entire file is wrong anyway, will fix later)

Remove unnecessary std::getline() for ASCII

Test *.aag too, by using *.aig as reference

Fix read_aiger -- create zero driver, fix init width, parse 'b'

Use ABC to convert from AIGER to Verilog

Use ABC to convert AIGER to Verilog, then sat against Yosys

Add symbols to AIGER test inputs for ABC

Allow muxcover costs to be changed

Allow muxcover costs to be changed

Merge pull request #1077 from YosysHQ/clifford/pr983

elaboration system tasks

Rename implicit_ports.sv test to implicit_ports.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fixes and cleanups in AST_TECALL handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'pr_elab_sys_tasks' of https://github.com/udif/yosys into clifford/pr983

Merge branch 'tux3-implicit_named_connection'

Merge pull request #1076 from thasti/centos7-build-fix

Fix pyosys-build on CentOS7

Cleanup tux3-implicit_named_connection

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'implicit_named_connection' of https://github.com/tux3/yosys into tux3-implicit_named_connection

remove boost/log/exceptions.hpp from wrapper generator

$__XILINX_MUX_ -> $__XILINX_SHIFTX

Fix muxcover and its techmapping

Run muxpack and muxcover in synth_xilinx

Remove abc_flop attributes for now

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix and test for balanced case

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix warnings

Support cascading $pmux.A with $mux.A and $mux.B

More cleanup

Fix spacing

Non chain user check using next_sig

Add non exclusive test

Move muxpack from passes/techmap to passes/opt

Update doc

Add to CHANGELOG

One more and tidy up

Add a few more special case tests

Add tests, fix for !=