abc9 to cope with non-wideports, count cells properly

Tidy up write_xaiger

write_aiger() to perform CI/CO post-processing and fix symbols

read_aiger() to cope with constant outputs, mixed wideports, do cleaning

Move lookup inside if

Fixes needed for DFF circuits

Refactor

Cope with width != 1 when re-mapping cells

abc9 to stitch results with CI/CO properly

read_aiger with more asserts, and call clean

write_xaiger to cope with unknown cells by transforming them to CI/CO

More cleanup

More cleanup of write_xaiger

Get rid of formal stuff from xaiger backend

synth_ice40 to have new -abc9 arg

Leave FIXME for clean

Use module->addLut()

Fix stitching

Use ConstEval to compute LUT masks

Merge remote-tracking branch 'origin/read_aiger' into xaig

Merge https://github.com/YosysHQ/yosys into xaig

Rip out some more stuff

Fix sign handling of real constants

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rip out unused functions in abc9

Add support for read_aiger -wideports

Add support for read_aiger -map

Parse 'm' in xaiger

WIP for ABC with aiger

Missing headers for Xcode?

Merge branch 'read_aiger' of github.com:eddiehung/yosys into read_aiger

Use module->add{Not,And}Gate() functions

Merge pull request #802 from whitequark/write_verilog_async_mem_ports

write_verilog: correctly emit asynchronous transparent ports

Merge pull request #806 from daveshah1/fsm_opt_no_reset

fsm_opt: Fix runtime error for FSMs without a reset state

Add read_xaiger

Add write_xaiger

Do not break for constraints

No increment line_count for binary ANDs

Do not ignore newline after AND in binary AIG

Copy backends/aiger/aiger.cc to xaiger.cc

Merge remote-tracking branch 'origin/dff_init' into read_aiger

Compile abc9

Refactor kernel/cost.h definition into cost.cc

Copy abc.cc to abc9.cc

addDff -> addDffGate as per @daveshah1

Fix tabulation

-module_name arg to go before -clk_name

Support and differentiate between ASCII and binary AIG testing

Add missing "[options]" to read_blif help

Allow module name to be determined by argument too

Refactor into AigerReader class

Parse binary AIG files

Add binary AIGs converted from AAG

Refactor to parse_aiger_header()

Add comment

Handle reset logic in latches

Change literal vars from int to unsigned

Create clk outside of latch loop

Handle latch symbols too

Remove return after log_error

Add support for symbol tables

Stub for binary AIGER

fsm_opt: Fix runtime error for FSMs without a reset state

Signed-off-by: David Shah <dave@ds0.me>

Cope WIDTH of ff/latch cells is default of zero

Refactor

Remove check for cell->name[0] == '$'

Merge branch 'dff_init' of https://github.com/eddiehung/yosys into xaig

Revert most of autotest.sh; for non *.v use Yosys to translate

Refactor

write_verilog to cope with init attr on q when -noexpr

Add INIT parameter to all ff/latch cells

Add tests for simple cases using defparam

Add -B option to autotest.sh to append to backend_opts

Extend testcase

Add testcase

Rename ASCII tests

WIP

Add missing blackslash-to-slash convertion to smtio.py (matching Smt2Worker::get_id() behavior)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests

write_verilog: correctly emit asynchronous transparent ports.

This commit fixes two related issues:
  * For asynchronous ports, clock is no longer added to domain list.
    (This would lead to absurd constructs like `always @(posedge 0)`.
  * The logic to distinguish synchronous and asynchronous ports is
    changed to correctly use or avoid clock in all cases.

Before this commit, the following RTLIL snippet (after memory_collect)

    cell $memrd $2
      parameter \MEMID "\\mem"
      parameter \ABITS 2
      parameter \WIDTH 4
      parameter \CLK_ENABLE 0
      parameter \CLK_POLARITY 1
      parameter \TRANSPARENT 1
      connect \CLK 1'0
      connect \EN 1'1
      connect \ADDR \mem_r_addr
      connect \DATA \mem_r_data
    end

would lead to invalid Verilog:

    reg [1:0] _0_;
    always @(posedge 1'h0) begin
      _0_ <= mem_r_addr;
    end
    assign mem_r_data = mem[_0_];

Note that there are two potential pitfalls remaining after this
change:
  * For asynchronous ports, the \EN input and \TRANSPARENT parameter
    are silently ignored. (Per discussion in #760 this is the correct
    behavior.)
  * For synchronous transparent ports, the \EN input is ignored. This
    matches the behavior of the $mem simulation cell. Again, see #760.

Merge pull request #798 from mmicko/master

Fixed Anlogic simulation model

Merge pull request #800 from whitequark/write_verilog_tribuf

write_verilog: write $tribuf cell as ternary

Merge branch 'whitequark-write_verilog_keyword'

Remove asicworld tests for (unsupported) switch-level modelling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write $tribuf cell as ternary.

write_verilog: escape names that match SystemVerilog keywords.

Merge pull request #796 from whitequark/proc_clean_typo

proc_clean: fix critical typo

Fixed Anlogic simulation model

proc_clean: fix critical typo.

Merge pull request #793 from whitequark/proc_clean_fix_fully_def

proc_clean: fix fully def check to consider compare/signal length

proc_clean: fix fully def check to consider compare/signal length.

Fixes #790.

Cleanups in igloo2 example design

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add SF2 IO buffer insertion

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve Igloo2 example

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "synth_sf2 -vlog", fix "synth_sf2 -edif"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "write_edif -gndvccy"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add optional nullstr argument to log_id()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of $shiftx in Verilog back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #788 from whitequark/master

Document $tribuf and some gates

Merge pull request #787 from whitequark/flowmap_relax

flowmap: implement depth relaxation

manual: document some gates.