greenpak4: Changed port names on GP_SPI for clarity

greenpak4: Initial implementation of GP_SPI cell

Merge https://github.com/cliffordwolf/yosys

greenpak4: Updated GP_DCMP cell model

greenpak: Fixes to GP_DCMP* blocks. Added GP_CLKBUF.

Added "verilog_defines" command

greenpak4: Initial version of GP_DCMP skeleton (not yet usable). Changed interface to GP_DCMPMUX

greenpak4: More fixups of GP_DCMPx cells

greenpak4: And another typo :(

greenpak4: Fixed another typo

greenpak4: Fixed typo

greenpak4: Cleaned up trailing spaces in cells_sim

greenpak4: Added GP_DCMPREF / GP_DCMPMUX

Bugfix in comment handling

Merge https://github.com/cliffordwolf/yosys

Added $anyconst support to AIGER back-end

Merge branch 'LSS-USP-unit-test-structure'

Some minor CodingReadme changes in unit test section

Build hotfix in tests/unit/Makefile

Added GP_PWRDET block, BANDWIDTH_KHZ parameter to GP_ABUF

Improved unit test structure

Signed-off-by: rodrigosiqueira <rodrigosiqueiramelo@gmail.com>
Signed-off-by: chaws <18oliveira.charles@gmail.com>
* Merged run-all-unitest inside unit-test target
* Fixed Makefile dependencies
* Updated documentation about unit test

greenpak4: Added support for inferred input/output inverters on latches

greenpak4: Can now techmap inferred D latches (without set/reset or output inverter)

greenpak4: Inverted D latch cells now have nQ instead of Q as output port name for consistency

Added GP_DLATCH and GP_DLATCHI

Initial implementation of techlib support for GreenPAK latches. Instantiation only, no behavioral inference yet.

Updated help text for synth_greenpak4

Added explanation about configure and create test

Added explanation about configure unit test environment and how to add new unit tests

Added required structure to implement unit tests

Added modifications inside the main Makefile to refers the unit test Makefile.
Added separated Makefile only for compiling unit tests.
Added simple example of unit test.

Signed-off-by: Charles Oliveira <18oliveira.charles@gmail.com>
Signed-off-by: Pablo Alejandro <pabloabur@usp.br>
Signed-off-by: Rodrigo Siqueira <siqueira@ime.usp.br>

Added $assert/$assume support to AIGER back-end

Improved yosys-smtbmc default -t/--assume-skipped for --cex and --aig

Updated ABV to hg rev 8b555d9e67cf

Added examples/aiger/

Added "yosys-smtbmc --aig"

Added support for partially initialized regs to smt2 back-end

Added "write_aiger -zinit -symbols -vmap"

Added "write_aiger" command

Added "design -reset-vlog"

Improved equiv_purge log output

Bugfix in smt2 back-end for pure checker modules

Added support for macros as include file names

Bugfix in "read_verilog -D NAME=VAL" handling

Removed shebang line from smtio.py, fixes #279

Added wire start_offset and upto handling BLIF back-end

Added wire start_offset and upto handling to splitnets cmd

Merge pull request #274 from oldtopman/lcurses

Added optional flag for linking curses with readline.

Added "yosys-smtbmc --append"

Added optional flag for linking curses with readline.

Merge pull request #272 from AlexDaniel/master

Markdownify README (№2)

Keep lines under 80 characters

Recent README changes added some characters to existing lines, which
made them longer than 80 characters. This commit fixes that.

Improved ABC default scripts

Markdownify README even further

Merge pull request #271 from azidar/bugfix-assign-wmask

Bugfix: include assign to write-mask

Bugfix: include assign to write-mask

More progress in FIRRTL back-end

Progress in FIRRTL back-end

Added first draft of FIRRTL back-end

Cleanups and fixed in write_verilog regarding reg init

Added support for hierarchical defparams

Remember global declarations and defines accross read_verilog calls

Merge pull request #268 from AlexDaniel/master

Markdownify README

Markdownify README

This is the first commit in series. There are many other things that
could be improved, this is just the first renderable version.

Minor bugfix in submod

Progress in examples/gowin/

Indenting fixes in gowin sim cell lib

Bugfix in "setundef" pass

Added examples/gowin/

Implemented "scc -set_attr"

Bugfix in "scc" command

Fixed anonymous genblock object names

Added hex constant support to write_verilog

We are now in 0.7+ development

Yosys 0.7

Bugfix in "hierarchy -check"

Updated command reference in manual

Changelog for Yosys 0.7

Added support for fsm_encoding="user"

Added "fsm_expand -full"

Some fixes in handling of signed arrays

iCE40 flow is not experimental anymore

Added initial version of "synth_gowin"

Adde "write_verilog -renameprefix -v"

Added support for (single-clock) transparent memories to bram tests

Bugfix in fsm_map for FSMs without reset state

Added avail params to ilang format, check module params in 'hierarchy -check'

Added "setparam -type"

No limit for length of lines in BLIF front-end

Merge pull request #250 from azonenberg/master

Add support for more GreenPak cells (edge detector, delay, pattern generator)

Fixed typo in last commit

greenpak4: Added GP_PGEN cell definition

Added GLITCH_FILTER parameter to GP_DELAY

greenpak4: added model for GP_EDGEDET block

Merge https://github.com/cliffordwolf/yosys

Ignore L_pi nets in "yosys-smtbmc --cex"

Use init value "2" for all uninitialized FFs in BLIF back-end

Added "yosys-smtbmc --cex <filename>"

Bugfix in "miter -assert" handling of assumptions

Added clk2fflogic support for $dffsr and $dlatch

greenpak4: Changed parameters for GP_SYSRESET

Improvements and bugfixes in clk2fflogic