Pass target machine's return code back to OS

clarify vxcptsave/vxctkill semantics

implement vxcptsave/vxcptrestore

clean up SR_EA, the enable accelerator bit in status reg

more hwacha supervisor stuff

refactor disassembler, and add hwacha disassembler

can't execute frsr/fssr on ut

or into control thread's fp exceptions

catch trap_illegal_instruction in hwacha

add hwacha exception support

fix custom-1 rocc encoding

fix maxvl calc logic

use reset virtual method

use uint32_t for vl

fix missing null check when there's no extension

revamp hwacha; now runs in physical mode

Propogate the reset call to the extensions as well. Add reset function to extensions (demonstration in dummy acc)

Fix bug where xs2 was not being properly respected.

commit configure script; new configure option --enable-commitlog

Added commit logging (--enable-commitlog). Also fixed disasm bug.

Use WRITE_RD/WRITE_FRD macros to write registers

Bye, CB

fixes compile bug for not being able to find std::logic_error

Fix Scott's deadlock

Not Scott's fault, I mean

Adjust rocc_inst_t to properly extract fields due to the new ISA encoding.

Update ISA encoding and AUIPC semantics

Add helper disassembly program

ISA changes

Add AMOXOR

Implement zany immediates

Don't tick HTIF as often

Add rd field to JAL; drop J

Renumber PCRs

Add test program for dummy rocc

Should move this elsewhere

Implement RoCC and add a dummy RoCC

Enable it with --extension=dummy

Instructions are no longer member functions

Ignore JALR's effective address LSB

Disentangle some header files

Rename MTFSR/MFFSR to FSSR/FRSR

Swap J and JALR encoding

Fix eret (again)

* Set SR_S if SR_PS is set, not the other way around
  (that is, set SR_S if SR_PS is not set).

Fix dumb ERET bug

Don't flush TLB on PTBR writes (only FATC)

New supervisor mode

Remove more vector stuff

Rename MFTX/MXTF to FMV

Rip out Hwacha for now

Rip out RVC for now

Generate instruction decoder dynamically

This will make it easier for accelerators to add instructions.

Remove JALR static hints

Kill spike when xspike is SIGINTed

Don't use stdout for debugging

Add xspike program

Use calloc to allocate target memory

It just calls mmap under the hood, anyway...

Eliminate infinite loop in debug mode

Exit cleanly from debug console

Favor procs.size() over num_cores()

Fix SR_U64 bit being ignored

make spike.o correctly depend on dispatch.h

use coreutils `seq' instead of hacky `range'

change riscv-isa-run to spike in documentation

fix make issue

change riscv-isa-run to spike

make Makefile sh-friendly

use inttypes macros to print uint64_t

fix(?) circular dependence on generated headers

add range(start, end) method to Makefile

fixes to correctly simulate the vector unit

make interactive mode cope with canonical terminal

destroy htif on simulator termination

correctly depend on dispatch.h

remove circular dependence in Makefile

Thanks, Sebastien!

update abi register names

add AUIPC insn; remove RDNPC insn

add load-reserved/store-conditional instructions

ignore writes to SR IP field

opcodes.h must only contain DECLARE_INSN() lines

add BSD license

update ancient README

truncate effective addresses in rv32

also, employ a more efficient instruction dispatch based upon rv32 mode.

expose pending interrupts in status register

add missing #include

ignore host writes to fromhost if old value not 0

support compilation with gcc 4.7

fix D$ model not acknowledging stores

specialize fully-associative caches

the dumb linear search of a set's tag array was far too slow

don't store host pointers in soft TLB

this reduces performance by epsilon, but it simplifies hooking into the MMU

clean up fetch-execute loop a bit

add I$/D$/L2$ simulators

migrate to c++11

make HTIF interactions deterministic; fix race

remove unnecessary #include

change htif to link against libfesvr

fix vector code simulation problem, turn on SR_U64

new tohost/fromhost semantics

new tohost/fromhost semantics

correct HTIF reset behavior

cores' reset signals can be independently toggled

fix htif interaction with interactive mode

per-core tohost/fromhost registers

update your fesvr

new supervisor mode