add missed generated csv changes

add BM2-Form to power_enums.py

else must be on separate line in pseudocode av.mdwn

missing "Special Registers Altered" on av.mdwn

Added bmask, pywriter failing

add SPDX-License-Headers to CSV files
(now that comments are possible)
mention provenance from microwatt decode1.vhdl

add explanatory comments on minor_22.csv

add comment-stripping to get_csv()
there have been a lot of situations where comments are needed
including review of new instructions

add BM2 Form for (DRAFT) bmask instruction

Added pc based on len(lst)

add another cprop test, experimenting

add 2nd cprop test to see what happens

expected number of instructions is 1 (therefore PC after running is 4 not 8)

Added cprop test case, fails atm (not enabled by default)

Modified cprop pseudo-code due to parser bug

argh horrible hack that does not work yet for fixing precedence

add X-Form to svp64.py av opcode set
(to be able to understand what the heck is going on)

Added cprop to caller, enums, svp64

Added CPROP to powerenums

Added entries for cprop, not sure if correct

add absolute-signed-diff next to absolute-unsigned-diff

rename absadd[us] to absdac[ud]
matches descriptions
# DRAFT Absolute Accumulate Signed Difference

fix minu[.] to be unsigned

update after adding av instructions

add absadds - signed accumulating add. DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add absadd (unsigned) DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add absolute-difference DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add average-add DRAFT pseudocode and CSV
https://bugs.libre-soc.org/show_bug.cgi?id=863

add the rest of min/max DRAFT av opcodes
https://bugs.libre-soc.org/show_bug.cgi?id=863

add maxs DRAFT instruction
https://libre-soc.org/openpower/sv/av_opcodes/

extend minor_22.csv bitsel pattern to cover bits 21..31

sv_binutils: drop SVP64_NAME_MAX

sv_binutils: minor naming conventions fixup

sv_binutils: rename Entry to Record

sv_binutils: rename Record to Desc

whoops on an OR rather than an AND

add "redirection" of MTSPR/MFSPR into TRAP pipeline for KAIVB
in PowerDecoderSubset
https://bugs.libre-soc.org/show_bug.cgi?id=859
this reduces a lot of messing about by actually storing KAIVB
directly in the TRAP pipeline which is the only place it is used

add KAIVB SPR 850
https://bugs.libre-soc.org/show_bug.cgi?id=859

update version to 0.0 to stop unnecessary pip3 installs

add version constraints on setup install_requires

media/Makefile: switch to explicit LE toolchain

svp64.py: simplify core script translation

mp3_0: update assembly listing

svp64.py: fix stdin/stdout modus operandi

svp64.py: switch print statements to logger

sv_binutils: consider RA0 operand

sv_binutils: drop redundant prefix in C tags

sv_binutils: exclude useless records

sv_binutils: refactor CSV iteration

sv_binutils: allow excluding enum values

sv_binutils: update sv_extra naming

sv_binutils: fix selector names

sv_binutils: use ppc_opindex_t instead of unsigned char

sv_binutils: use BC instead of CRB

sv_binutils: fix enum name in C code

sv_binutils: follow binutils PPC indentation

sv_binutils: make C enums more readable

sv_binutils: rename opsel to opindex as in binutils

add preamble on reg field encoding

split out CR field encoding into function
add link to specification

add some code-comments to explain CR field svp64 EXTRA encoding

Revert "svp64.py: simplify CR sv_extra and field processing"

This reverts commit d56564910763a69f113615bedf94022da9457de5.

svp64.py: always put leading zeroes for prefix

svp64.py: simplify CR sv_extra and field processing

bit of a mess being sorted out
1) update to this page was inconsistent: now fixed
   https://libre-soc.org/openpower/sv/bitmanip/
2) power_decoder.py bitsel for minor_22.csv had been set to (1,5) which
   is *only four bits* (LSB0 numbering, python-style) 1 2 3 4
   where what was actually needed was (1,6) to be bits (MSB0) 26..30
3) when converting to "ignore" format (previous: 0b00000 new 000000-)
   and adding the extra bit, (2) messed things up.
   bitsel has now been set to (0,6) which is bits 0 1 2 3 4 5
   aka (MSB0) 26..31 and the four instructions setvl/svremap/svshap/svstep
   set to 10011- and 011001 etc. as appropriate
4) the minor_22.csv entries for both svshape and svremap were set to
   Rc=1 mode which is NOT correct

astoundingly the unit tests all functioned correctly despite the above
errors.  now all corrected, unit test test_caller_setvl.py still functions

temporarily revert opcode changes

b9ffa13 isatables/minor_22.csv: reflect a new XO bit
0e87485 power_decoder: reflect a new XO bit
e5564ad svp64.py: sync remap opcode
c968dab svp64.py: sync svshape opcode

isatables/minor_22.csv: reflect a new XO bit

power_decoder: reflect a new XO bit

svp64.py: sync remap opcode

svp64.py: sync svshape opcode

add BM-Form and CRB-Form for bitmanip

add to VA-Form, alter XO on SVM and SVRM Form

add VA2-Form for Bitmanip ops [DRAFT]

add L field to TLI-Form for grwvlut

cut/paste error resulted in Rc=0 twice, should be Rc=1

cut/paste error resulted in Rc=0 twice, should be Rc=1

add "DRAFT" in front of svfparith instruction descriptions

add ci

add SimpleV-Form SVL/SVM/SVRM to svp64.py

rename comments persistent bit on svremap

comments for setvl were the wrong bit-position
not the actual fields (whew)

update comments on sv.svstep

remove sv.setvl but *not* sv.svstep

whitespace

Revert "remove appearance of supporting sv.setvl and sv.svstep"

This reverts commit 7351a6051e032234cb52a0833f3eb2262023a775.

remove appearance of supporting sv.setvl and sv.svstep

add code-comments explaining that setvl, svstep svremap and svshape are
all 32-bit *only* as they are *control* instructions not themselves
vector instructions

sv_binutils: do not index array entries

sv_binutils: update disclaimer

sv_binutils: whitespaces cleanup, another take

space at end of lines

code-comments on madded and divmod2du should say RS=RT+MAXVL now

properly fix pagereader.py to parse markdown with indented comments
these are supposed to be developer-hints rather than actually end up
in the pseudocode itself

allow HTML comments to start with whitespace
this is very deliberate as these comments should not appear in the
pseudocode

add Rc to ternlogi

format code

add make generate

add svfixedarith.py to .gitignore

fix syntax error

whitespace cleanup