add maddedus

fix case_sv_bigint_shift_left_then_back

XLEN-ify maddedu

fix maddedu title line

fix bug in parser when concatenating stuff that isn't variables

tests/bigint: provide shadd/shadduw tests

selectable_int: support variable concatenation

bitmanip.mdwn: avoid overflow for m variable

Revert "Revert "https://bugs.libre-soc.org/show_bug.cgi?id=966#c4""

This reverts commit 975f1b62b0430ca93377ee1a18d8d9138d5b5254.

Revert "corrections to shadd/uw after reverting to switch"

This reverts commit 6484c99953ceeff206a5888c148b9412be1b5656.

corrections to shadd/uw after reverting to switch

Revert "https://bugs.libre-soc.org/show_bug.cgi?id=966#c4"

This reverts commit 263a8fca0f7413e62cf74a0e559e8965b0951e6c.

add dsld. (Rc=1) test, make overflow acceptable to handle_comparison()
in ISACaller

add tests for carry/overflow calculation of addmeo/subfmeo

the logic for computing carry/overflow in the simulator is likely broken...

the pseudocode may also need to be changed to add [1] * XLEN like in the
description of addme/subfme

format code

dsld: MASK(0, 63-n) works just as well as MASK(64, 63-n).
also fix "overflow" pseudocode

overflow condition in dsld and dsrd if RS is non-zero

fix dsrd pseudocode to use ROTL64 not ROTL128

fix dsld pseudocode to use ROTL64 instead of ROTL128

add test showing that dsld and dsrd are not quite inverses

update csvs to match make output

fix bigint shift tests

fix dsrd, ROTL128 use 128-n not 64-n,
fix svp64 dsrd/dsld unit tests

redo sv_analysis for dsld/dsrd

fix dsrd pseudocode for new 3-in 2-out
https://bugs.libre-soc.org/show_bug.cgi?id=937#c16

sort out dsld pseudocode, creating mask is tricky

endeavouring to implement shift-carry-dsld

restore Z23 shadd/shadduw

redo the 3-in 1-out move of dsld/dsrd to EXT04 VA2-Form

first cut pseudocode for dsld/dsrd to be 3-in 1-out,
next is to make it 3-in 2-out

add test for identifying [expr] * name in parser

power_enums: support shadd/shadduw instructions

isa/caller.py: support shadd/shadduw instructions

https://bugs.libre-soc.org/show_bug.cgi?id=966#c4
corrections to shadd

code-comments on divmod2du and maddedu are wrong
RS now defaults to RC in *both* scalar (non-SVP64) and SVP64

comments

shadd pseudocode cleanup

pysvp64asm: support shadd/shadduw instructions

pysvp64asm: introduce more flexible Z23 wrapper

test_pysvp64dis: test shadd/shadduw instructions

bitmanip.mdwn: support shadd/shadduw instructions

minor_4.csv: support shadd/shadduw instructions

add maxs. combined with cmp capability
https://bugs.libre-soc.org/show_bug.cgi?id=915

use svshape2 instead of svindex for the 4th shape
(cycling through modulo4 shifts) as there is no
change of order, svindex wastes a regfile lookup
chacha20

add extra pysvp64dis tests for divmod2du and maddedu

argh, extremely annoying: 4-operand dsld/dsrd is not possible to
have EXTRA3, therefore it fails as a bigint operation. reverting

remove redundant case_dsrd3

bigint shuffle
* divmod2du moves to XO=58 (from XO=52)
* dsld/dsrd become Rc=1 and move to XO=52-55 in VA2-Form
* dsld/dsrd pseudocode no longer is overwrite with "sm" mode
* Z23 "sm" removed from fields.txt

fix get_masked_reg and add test

format code removing unused imports

code-comments

add 2nd outer loop, CTR 2 rounds, in chacha20 test

move chacha20 to separate test, set/get masked regs to ISACaller

move HASK, ROTL32, ROTL64, MASK32, into helper class

use XLEN/2 for ROTL32 in fixedshift.mdwn

comments

add first chacha20 round test

sv_binutils_fptrans: fix registers generation

av.mdwn: fix missing bmask operand

TODO, sort out remap indices order

add test for scalar sv.maddedu

add missing files to .gitignore

av.mdwn: fix Rc-augmented cprop instruction

debug print correction

sigh, have to use yield from on get_out_map()

rewrite get_idx_out2 in ISACaller to split out
RS/out2 relationship

rewrite get_idx_out in ISACaller to split out
RT/out relationship

add unit test showing two svindex calls, found bugs,
needs resolving in ISACaller.  REMAP application to RA/B/C/T/S is
not properly routing

code-shuffle, rework get_idx_in() to separate out the in1/2/3 map

whoops missed an update MEM(EA...) in pifixedstore

sv_binutils_fptrans: fix opcodes mode

power_insn: really skip sv. entries for PPC database

sv_binutils_fptrans: generate all permutations

pysvp64asm: fix coding style

power_insn: skip sv. instructions in PPC database

power_insn: fix AA match

power_insn: do not allow default records

add max-with-getting-index-of vertical-first loop example

small update in the max detection code

SVP64RMModeDecode detects Post-Inc LDST-imm mode

correct comments

add in zeroing on test strncpy

remove unneeded svstate from test

add strncpy example - 6 instructions

add sv.stwu/pi example in test_sv_load_store_postinc

add ld/st-immediate "post-inc" mode support. unit test for LD

add /pi to sv/trans/svp64.py and power_insns.py

add new LD-Immediate Post constants

first working version

increase buffer size, fix svp64 address for r5

add sv.divmod2du test, inverse of the sv.madded
using the same values

comments clean-up on bigint big-mul case

whoops ea not ra in pifixedstore.mdwn

add Post-increment version of fixedstore.mdwn

add asciidump option to Mem class

whoops zero-error on masked-out

WIP: add initial AV1 SVP64 porting

move pypowersim_wrapper on its own

add experimental post-increment fixedload pseudocode

add elwidth overrides on Indexed REMAP, 8-bit example. reduces reg usage