gen/sim: fix import to use litex simulator instead of migen simulator

build/xilinx/common/XilinxDDROutputImplS6: DDR_ALIGNMENT="C0" requires SRTYPE to be "ASYNC"

bios/sdram: update kuddrphy initialization procedure

soc/software/main: go to new line at startup

software/bios/main: add missing space

soc/integration/soc_core: improve error message for missing csrs

Merge pull request #68 from mithro/improve-csr-missing-error-message

Improving error message when csr name is not found.

Merge pull request #69 from mithro/conda-support

Adding conda environment and simple travis build

travis: Adding some color.

travis: Move the conda install into script so it can be folded.

travis: Making the output more readable.

travis: Build all the SoCs (without gateware).

 - TODO: Build the simulator SoC.

Adding a travis config which tests the conda environment still works.

Adding conda environment example.

This is a very light weight way of doing something similar to the
litex-buildenv.

Improving error message when csr name is not found.

Before;
```
"/usr/local/lib/python3.5/dist-packages/litex-0.1-py3.5.egg/litex/soc/integration/soc_core.py",
line 258, in get_csr_dev_address
return self.csr_map[name]
KeyError: 'core'
```

Now;
```
Traceback (most recent call last):
  File "XXXX/github/enjoy-digital/litex/litex/soc/integration/soc_core.py", line 259, in get_csr_dev_address
    return self.csr_map[name]
KeyError: 'ddrphy'

The above exception was the direct cause of the following exception:

Traceback (most recent call last):
  ...
  File "XXXX/github/enjoy-digital/litex/litex/soc/interconnect/csr_bus.py", line 199, in scan
    mapaddr = self.address_map(name, None)
  File "XXXX/github/enjoy-digital/litex/litex/soc/integration/soc_core.py", line 269, in get_csr_dev_address
    ) from e
RuntimeError: Unable to find ddrphy in your SoC's csr address map.

Check BaseSoC.csr_map in XXXX/github/enjoy-digital/litex/litex/boards/targets/arty.py

Found l2_cache, timer0, ddrphy2, buttons, sdram, identifier_mem, uart, uart_phy, leds, crg in the csr_map
```

Merge pull request #67 from cr1901/vivado-paths

xilinx/vivado: Provide a fallback mechanism for using the same root f…

Merge pull request #65 from cr1901/tinyfpga-serial

platforms/tinyfpga_b: Move serial peripheral out of default I/O, make it

xilinx/vivado: Provide a fallback mechanism for using the same root for Vivado and ISE toolchains.

build/xilinx/platform: fix merge

Merge pull request #66 from cr1901/arty_s7

boards/arty_s7: Fix IOStandard on System Clock.

boards/arty_s7: Fix IOStandard on System Clock.

README: add migen installation to quick start guide

build/xilinx/vivado: revert toolchain_path

build: fix merge

build: merge with migen.build 27beffe7

boards/kcu105: regroup sfp tx and rx

platforms/tinyfpga_b: Move serial peripheral out of default I/O, make it
optional via `add_extension`.

README: add section for newcomers

README: cleanup

README: update, migen is no longer forked

replace litex.gen imports with migen imports

remove migen fork from litex

bump to 0.2.dev

uniformize with litex cores and make things more clear about what LiteX vs Migen/MiSoC

Merge pull request #64 from q3k/q3k/axi4lite

Preliminary AXI4Lite support: CSR bridge

Change AXI interface and tidy code

Inspired by parts of https://github.com/peteut/migen-misc/

Preliminary AXI4Lite CSR bridge support

This change introduces an AXI4Lite to CSR bridge. Hopefully it will
become extended in the future with full AXI support and more structures
(Wishbone bridge, interconnect, ...). For now this will do.

The bridge has been simulated (and includes an FHDL testbench) and
tested in hardware (on a Zynq 7020).

Merge pull request #60 from q3k/for-upstream/top-level-module-selection

Top module selection (for Verilator and Diamond)

Merge pull request #57 from rohitk-singh/master

WIP - BIOS: Flashboot without main ram

board/targets/nexys4ddr: use MT47H64M16

boards/platforms/nexys4ddr: add user_sw, user_btn, fix ddr3

boards: add nexys4ddr

Merge pull request #61 from PaulSchulz/master

platform/arty.py: Move Pmod definitions to 'connectors' section.

Merge pull request #63 from cr1901/arty_s7

boards/platforms: Add Arty S7 Board.

boards/platforms: Add Arty S7 Board.

Merge branch 'master' of https://github.com/enjoy-digital/litex into upstream

software/common: revert PYTHON to python3 (since breaking things)

bios: fix riscv processor print

sim: rename top module to dut and use --top-module parameter (needed for picorv32 simulation)

platform/arty.py: Move Pmod definitions to 'connectors' section.

Specify top-level module in Lattice Diemond build script.

When building multi-source files the toolchain gets confused as to which
module is top-level. This ensures that the build_name of the design is
selected.

Build top module as 'dut' in Verilator and set it as top-level.

When building a design with PicoRV32 we end up with multiple top-level
modules and Verilator becomes confused as to which is the right one.
This change ensures the dut.v generated by the sim build process has
it's top-level name set to 'dut' and that verilator is invoked with this
name.

Merge pull request #59 from q3k/for-upstream/multiple-synthesis-directives

Allow for multiple synthesis directives in specials.

Allow for multiple synthesis directives in specials.

This is needed to specify timing constraints on some Lattice Diamond
library specials, like the EHXPLLL.

To keep backwards compatibility we allow the directive to still be a
single string. If it's not, we assume it's an iterable.

minor cleanup

Merge pull request #58 from q3k/for-upstream/picorv32-support

Implement IRQ for PicoRV32 on LiteX

Implement IRQ software support for RISC-V.

Well, at least PicoRV32-specific. Turns out there is no RISC-V
specification for simple microcontroller-like interrupts, so PicoRV32
implements its' own based on custom opcodes.

It's somewhat esoteric, and for example doesn't offer a global interrupt
enable/disable. For this we implement a thin wrapper in assembly and
then expose it via a few helpers in irq.h.

Import PicoRV32-specific instruction macros.

These come from the PicoRV32 repo and are released under the public
domain [1].

[1] - https://github.com/cliffordwolf/picorv32/blob/70f3c33ac8348a46eeca92796721dcf8cbcc326c/firmware/custom_ops.S

Write init files that respect CPU's endianness.

This is required for PicoRV32 support. We also drive-by enable
explicit specification of run= in Builder.build() by callers.

Set the MABI and MArch of the riscv target.

Again, this should be tunable, and synchronized with the core settings.

Enable hardware multiplier and divider in PicoRV32

This should become tunable later once we can configure whether we link
in the soft mul library or not.

Replace __riscv__ macros with __riscv.

The __riscv__ form is deprecated [1].

[1] - https://github.com/riscv/riscv-toolchain-conventions#cc-preprocessor-definitions

Export trap signal from PicoRV32.

This is useful for handling crashes from hardware.

Bump PicoRV32 version.

BIOS: Flashboot without main ram

Modified flashboot() to skip copy to main ram if there is no main
ram, and instead execute in place out of SPI flash.  (For this to
work the linker .ld will also need to redirect references to be
inside the SPI flash mapping.)

software/bios: add litex logo

Merge pull request #56 from cr1901/mimasv2

Add mimasv2 platform (pulled from litex-buildenv).

Add mimasv2 platform (pulled from litex-buildenv).

Merge pull request #53 from mithro/allow-forcing-colorama

Support forcing colorama colors on.

Support forcing colorama colors on.

This is needed if you want colors but are using pipes and similar.

Merge pull request #52 from ewen-naos-nz/tftp-alt-port

BIOS: Support alternate TFTP server port

BIOS: TFTP: try UDP/69 if specified port fails

BIOS: set TFTP_SERVER_PORT from enviroment

BIOS: allow BIOS to specify TFTP server port

Swaps hard coded PORT_OUT in tftp.c for parameter on the tftp_get()
and tftp_put() functions.  Allow TFTP_SERVER_PORT used by BIOS to be
set at compile time from compiler defines.

Merge pull request #51 from felixheld/liteeth-untangling

Include the ethernet related header files conditionally

Include the ethernet related header files conditionally

Only including those header files in the litex firmware is the first step to
move the firmware parts of liteeth to the liteeth tree.

Merge pull request #49 from mithro/fix-uart-override

soc_core: Don't fail if name is the same.

soc_core: Don't fail if name is the same.

Otherwise you can't override the UART with another UART, you get an
error like;

```
  File "/home/tansell/github/timvideos/HDMI2USB-litex-firmware/third_party/litex/litex/soc/integration/soc_core.py", line 176, in __init__
    interrupt, mod_name, interrupt_rmap[interrupt]))
AssertionError: Interrupt vector conflict for IRQ 2, user defined uart conflicts with SoC inbuilt uart
```

Merge pull request #48 from mithro/fix-constants

cpu_interface: Fix indenting on constant generation.

cpu_interface: Fix indenting on constant generation.

This was preventing constants from getting added to the csr.h header
file.

Merge pull request #47 from felixheld/indentation-fixes

Fix all remaining indentation issues in python code

Fix all remaining indentation issues in python code

I ran a script that shouldn't have missed any tab in the python source files.

bios/sdram: make read leveling robust for KUS SDRAM

Increases the initial delay step into the valid read window as
with the original delay I was not getting out of the noisy
transition window, as evidenced by seeing read delay windows
of only 8 LSB ~10% of the time, leading to failing memory
tests

Merge pull request #44 from felixheld/nexys_video-dram-fix

Fix DDR3 on nexys_video

Merge pull request #45 from felixheld/arty-ddr3-fix

fix DDR3 on arty

fix DDR3 on arty

fix DDR3 on nexys_video

Merge pull request #43 from felixheld/programmer-error-fix

fix the unsupported programmer case for kc705 and minispartan6

fix the unsupported programmer case for kc705 and minispartan6

Merge pull request #42 from felixheld/requirements-fix

add pyserial to the package requirements

add pyserial to the package requirements

litex_term requires pyserial

build/xilinx/vivado: only generate constraints that are not empty

bios/sdram: revert capability to do manual read leveling since still needed with some targets

bios/sdram: fix data error reporting

bump year

build: add Inverted property to IOs to ease inverting signals and propagate property to cores

soc/integration/soc_core: avoid removing uart interrupts (break some designs)

Merge pull request #40 from mithro/or1k-linux

cpu: Adding "variant" support.

Merge pull request #41 from cr1901/python-3.6

fhdl/tracer: Import Python 3.5/3.6 version guards from Migen.

fhdl/tracer: Import Python 3.5/3.6 version guards from Migen.