Fix clk_gen_bypass

I broke clk_gen_bypass when updating the SOC reset code.

Fixes 03fd06deaf9f ("Rework SOC reset")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #47 from antonblanchard/if-fix

Explicitly check against '1' in if statements

Merge pull request #46 from antonblanchard/record-fix

Remove names from end record statements

Explicitly check against '1' in if statements

nvc doesn't like what I think is a VHDL 2008 construct. Lets just
check against '1' explicitly.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Remove names from end record statements

These are optional, and vhdlpp from iverilog barfs on them.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #45 from antonblanchard/fixes

Fix a couple of issues in the recent pipelining merge

Fix issue in loadstore1

We weren't using the register in this stage.

Fixes: 819f8200905f ("Register outputs on loadstore1")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix issue in execute2

We weren't using the register in this stage.

Fixes: c7aa683ba8aa ("Register outputs on execute2")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #44 from antonblanchard/nia-remove

Remove nia from loadstore and multiply

Remove nia from loadstore and multiply

Neither unit needs the NIA, so remove it.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #43 from mikey/trivial

Remove FIXME comment

Remove FIXME comment

This was mistakenly left behind in 4d5abfb430d1 ("Remove dynamic
ranges from code")

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #41 from mikey/travis

Allow a full make check on Travis

Merge pull request #42 from antonblanchard/fetch-rework-v2

Fetch rework

Reformat core.vhdl

Remove sim console

We can force all existing code to use the UART console
by passing 0 in bit zero of the sim config register.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reduce multiply to 2 cycles

We want all non load/store ops to take 2 cycles to make
tracking write back easier.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on writeback

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on execute2

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on loadstore1

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Move debug execute output into decode2

This covers all units, and we avoid double printing.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework pipeline, add stall and flush signals

This adds stall and flush signals to the pipeline.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Allow a full make check on Travis

Some Travis instances allow more CPU time. On these we can perform the
full 'make check'.

This patch allows this longer `make check`. To enable it you need to
go into your Travis configuration and add a TRAVIS_FULL_CHECK
environment variable.

If you don't add this environment, the shorter make check_light is
still run.

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #40 from antonblanchard/makefile-dependencies

Update Makefile dependencies

Update Makefile dependencies

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Switch soc to use std_ulogic

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Share soc.vhdl between FPGA and sim

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Pass wishbone record to bram memory module

(And rename it to mw_soc_memory).

This makes soc.vhdl simpler and provides the same interface as
the simulated memory, which will help when sharing soc.vhdl
with sim later

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Rework wishbone slave address decoding

Don't make it synchronous, no latches

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Move wishbone arbiter out of the core

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Re-indent and reformat soc.vhdl

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Split FPGA toplevel from soc

This will be useful when we start needing different toplevels for
different boards.

We keep the reset and clock generators in the toplevel as they will
eventually be taken over by litedram when we integrate it, and they
are more likely to change on different system types.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #39 from antonblanchard/no-x-state

Don't send out X state from the memory behavioural

Don't send out X state from the memory behavioural

Just send out all 1s.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #36 from mikey/gitignore

Add new files to git ignore

Merge pull request #38 from antonblanchard/multiply-warn

Quieten multiply warning

Quieten multiply warning

We no longer gate multiply with the valid signal, so it's complaining
a lot. Comment out the warning.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add new files to git ignore

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #35 from antonblanchard/multiply-opt

Simplify multiply

Simplify multiply

No need to gate everything with the valid bit.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #34 from antonblanchard/decode-table

Decode table

Add a decode bit to mark an instruction as single through the pipeline

This is used by the pipelining patches. Mark everyone as single through
the pipeline to start.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

decode1 array fix header

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #33 from antonblanchard/cr-fix

Fix CR forwarding

Merge pull request #32 from antonblanchard/register-file-forwarding

Add forwarding in the register file

Use simulated UART in core test bench

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Make sim poll non-blocking

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Add simulated UART design

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Fix CR forwarding

We weren't actually forwarding writes in the same cycle. Not a
problem right now, but noticed when testing the pipelining series.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add forwarding in the register file

We need this for the upcoming pipelining patches.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #31 from antonblanchard/no-second-write-port-2

More second write port removal

Merge pull request #30 from antonblanchard/writeback-assert

Add some assertions to writeback

More second write port removal

I missed the register file updates for the second write port
removal.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add some assertions to writeback

We want to make sure we never complete more than one
instruction per cycle, or write back more than one GPR
or CR per cycle.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #29 from antonblanchard/no-second-write-port

Remove second write port

Merge pull request #28 from antonblanchard/loadstore-cleanup

Remove some more loadstore debug

Remove second write port

We only need two write ports for load with update instructions.
Having two write ports just for this instruction is expensive.

For now we will force them to be the only instruction in the
pipeline, and take two cycles of writeback.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Remove some more loadstore debug

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #27 from antonblanchard/fix-cr

Fix issues with CR rework

Fix issues with CR rework

It simulated fine, but didn't synthesize. Fix some obvious issues
to get us going again.

Fixes: 9fbaea6f0819 ("Rework CR file and add forwarding")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #26 from antonblanchard/silence-loadstore-debug

Silence some loadstore related debug

Merge pull request #25 from antonblanchard/register_file_printing

Clean up register read debug output

Merge pull request #24 from antonblanchard/cr_file_cleanup

Rework CR file and add forwarding

Silence some loadstore related debug

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Clean up register read debug output

Right now we continually print all 3 possible GPRs an instruction
may be using. Add signals so we only print GPRs when they are
actually read. This should hopefully optimise away when synthesized.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework CR file and add forwarding

Handle the CR as a single field with per nibble enables. Forward any
writes in the same cycle.

If this proves to be an issue for timing, we may want to revisit
this in the future. For now, it keeps things simple.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #19 from antonblanchard/cmod-a7

Cmod A7-35 support

Cmod A7-35 support

This adds support for the Digilane Cmod A7-35.

I had to use the MMCM because the clock (12 MHz) is below the PLL
minimum of 19 MHz.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #20 from antonblanchard/reset-rework2

Rework reset code

Merge pull request #22 from antonblanchard/store-fix

Stores need to wait for wishbone write ack

Stores need to wait for wishbone write ack

I wasn't waiting to get a wishbone ack back on stores before continuing.
This creates all sorts of problems when we add pipelining and send
loads and stores down the pipe faster.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #21 from antonblanchard/xdc-update

Add CONFIG_VOLTAGE and CFGBVS entries

Add CONFIG_VOLTAGE and CFGBVS entries

Remove a couple of warnings from Vivado.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework SOC reset

The old reset code was overly complicated and never worked properly.
Replace it with a simpler sequence that uses a couple of shift registers
to assert resets:

- Wait a number of external clock cycles before removing reset from
  the PLL.

- After the PLL locks and the external reset button isn't pressed,
  wait a number of PLL clock cycles before removing reset from the SOC.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rename a few reset signals

clk -> ext_clk
reset_n -> ext_rst
reset -> rst

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #18 from mikey/verific

Fix verific script with new VHDL files

Fix verific script with new VHDL files

This really needs to be auto generated, but here we are.

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #17 from antonblanchard/writeback-signal

Use a better input signal in writeback

Use a better input signal in writeback

w_in comes from the execution unit, it makes more sense to call
it e_in.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #16 from antonblanchard/decode2_rework2

Rework decode2

Rework decode2

The decode2 stage was spaghetti code and needed cleaning up.
Create a series of functions to pull fields from a ppc instruction
and also a series of helpers to extract values for the execution
units.

As suggested by Paul, we should pass all signals to the execution
units and only set the valid signal conditionally, which should
use less resources.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #13 from mikey/dynamic-ranges

Remove dynamic ranges from code

Remove dynamic ranges from code

Some VHDL compilers like verific [1] don't like these, so let's remove
them. Lots of random code changes, but passes make check.

Also add basic script to run verific and generate verilog.

1. https://www.verific.com/

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #10 from antonblanchard/arty-fix

Arty A7 reset pin is C2

Arty A7 reset pin is C2

Use C2 for reset, and fix up a few whitespace issues.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #7 from riktw/fusesoc_arty_a7

Fusesoc arty a7

Merge pull request #9 from antonblanchard/travis-fix

A few Travis CI fixes

A few Travis CI fixes

- Switch to using ghdl/vunit:llvm, it's a smaller container
- We need to "apt update" before installing packages

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Added support for building for Arty A7 boards

Merge pull request #5 from antonblanchard/travis-test

Add an initial travis.yml

Add an initial travis.yml

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add srd and srw

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add sim only divw

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix ghdl build error with pp_soc_memory

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

micropython only requires 512kB of BRAM

Mikey points out that our stack grows down from 512kB and our
heap is below that too, so we can reduce our BRAM requirements,
which allowing some smaller FPGA boards to work. Not sure why
I thought we were using memory between 512kB and 1MB.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #6 from mikey/gif

Add pretty gif demo of MicroPython on Microwatt to README.md

Add -Wall to CFLAGS

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add pretty gif demo of MicroPython on Microwatt to README.md

Signed-off-by: Michael Neuling <mikey@neuling.org>

Add missing argument to fprintf warning

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add some initial FPGA synthesis instructions

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>