slicc: add a protocol statement and an include statement
All protocols must specify their name
The include statement allows any file to include another file.

slicc: cleanup slicc code and make it less verbose

grammar: better encapsulation of a grammar and parsing
This makes it possible to use the grammar multiple times and use the multiple
instances concurrently.  This makes implementing an include statement as part
of a grammar possible.

X86: Add a config for an FS regression on O3.

ISAs: Streamline some spots where Mem is used in the ISA descriptions.

ISA parser: Define operand types with a ctype directly.

ISA parser: Simplify operand type handling.

This change simplifies the code surrounding operand type handling and makes it
depend only on the ctype that goes with each operand type. Future changes will
allow defining operand types by their ctypes directly, convert the ISAs over
to that style of definition, and then remove support for the old style. These
changes are to make it easier to use non-builtin types like classes or
structures as the type for operands.

Merged with Gabe's recent changes.

Network_test: Conform it with functional access changes in Ruby
Addition of functional access support to Ruby necessitated some changes to
the way coherence protocols are written. I had forgotten to update the
Network_test protocol. This patch makes those updates.

tracediff: Check for --debug-flags now instead of --trace-flags.

ExecContext: Rename the readBytes/writeBytes functions to readMem and writeMem.

readBytes and writeBytes had the word "bytes" in their names because they
accessed blobs of bytes. This distinguished them from the read and write
functions which handled higher level data types. Because those functions don't
exist any more, this change renames readBytes and writeBytes to more general
names, readMem and writeMem, which reflect the fact that they are how you read
and write memory. This also makes their names more consistent with the
register reading/writing functions, although those are still read and set for
some reason.

ExecContext: Get rid of the now unused read/write templated functions.

ISA: Use readBytes/writeBytes for all instruction level memory operations.

Stats: Update stats for the x86 store fault fix.

X86: Fix store microops so they don't drop faults in timing mode.

If a fault was returned by the CPU when a store initiated it's write, the
store instruction would ignore the fault. This change fixes that.

Ruby: Commit files missing from previous commit
The previous commit on functional access support in Ruby did not have
some of the files required. This patch adds those files to the repository.

Regression: Updates regression outputs for Ruby memtest
This patch updates the regression outputs for Ruby memtest. This was
required because of the changes carried out by the addition of functional
access support to Ruby.

config: removed unnecessary slashes
This patch removes unnecessary slashes from a couple of python scripts.

Ruby: Add support for functional accesses
This patch rpovides functional access support in Ruby. Currently only
the M5Port of RubyPort supports functional accesses. The support for
functional through the PioPort will be added as a separate patch.

arch: print next upc correctly
The patch corrects the print statement which prints the current and
the next pc. Instead of the next upc, the next pc was being printed.

Ruby: remove unused functions in CacheMemory: get/setMemoryValue

mips: fix nmsub and nmadd definitions
the -/+ signs were flipped for nmsub_s, nmsub_d, and nmadd_d

X86: Eliminate an unused argument for building store microops.

inorder: sparc: add 02.insttest regression

inorder: sparc: add hello world regression
- add InOrderCPU compile option to SPARC
- add hello regression for SPARC

merge regression updates

alpha:o3:simple: update simout/err files
A few prior changesets have changed the gem5 output in a way that wont cause
errors but may be confusing for someone trying to debug the regressions. Ones that I caught
were:
- no more "warn: <hash address"
- typo in the ALPHA Prefetch unimplemented warning

Additionaly, the last updated stats changes rearrange the ordering of the stats output even though
they are still correct stats (gem5 is smart enough to detect this). All the regressions pass
w/the same stats even though it looks like they are being changed.

inorder: alpha-hello regression update

inorder: merge gabes compile fix

InOder: Fix a compile error.

inorder: gem5.opt compile
variable name typo.

inorder: update eon regr w/eon info
previous commit copied over O3 stats, this one puts the inorder ones in the right place

inorder: add 10.linux-boot regression

inorder: add eon regression

inorder: update SE regressions

inorder: clear reg. dep entry after removing from list
this will safeguard future code from trying to remove
from the list twice. That code wouldnt break but would
waste time.

inorder: se: squash after syscalls

inorder: cleanup dprintfs in cache unit

inorder: SE mode TLB faults
handle them like we do in FS mode, by blocking the TLB until the fault
is handled by the fault->invoke()

inorder:tracing: fix fault tracing bug

inorder: se compile fixes

inorder: add necessary debug flag header files

mips: mark unaligned access flag as true

inorder: clear fetchbuffer on traps
implement clearfetchbufferfunction
extend predecoder to use multiple threads and clear those on trap

inorder: use separate float-reg bits function in dyninst
this will make sure we get the correct view of a FP register

inorder: use trapPending flag to manage traps

inorder/dtb: make sure DTB translate correct address
The DTB expects the correct PC in the ThreadContext
but how if the memory accesses are speculative? Shouldn't
we send along the requestor's PC to the translate functions?

inorder: handle serializing instructions
including IPR accesses and store-conditionals. These class of instructions will not
execute correctly in a superscalar machine

alpha: fix warn_once for prefetches

alpha: naming for dtb faults
Just "dfault" gets confusing while debugging. Why not
differentiate whether it's an access violation or page
fault

inorder: dont handle multiple faults on same cycle
if a faulting instruction reaches an execution unit,
then ignore it and pass it through the pipeline.

Once we recognize the fault in the graduation unit,
dont allow a second fault to creep in on the same cycle.

inorder: register ports for FS mode
handle "snoop" port registration as well as functional
port setup for FS mode

inorder: check for interrupts each tick
use a dummy instruction to facilitate the squash after
the interrupts trap

inorder: explicit fault check
Before graduating an instruction, explicitly check fault
by making the fault check it's own separate command
that can be put on an instruction schedule.

inorder: squash and trap behind a tlb fault

inorder: stall stores on store conditionals & compare/swaps

alpha: make hwrei a control inst
this always changes the PC and is basically an impromptu branch instruction. why
not speculate on this instead of always be forced to mispredict/squash after the
hwrei gets resolved?

The InOrder model needs this marked as "isControl" so it knows to update the PC
after the ALU executes it. If this isnt marked as control, then it's going to
force the model to check the PC of every instruction at commit (what O3 does?),
and that would be a wasteful check for a very high percentage of instructions.

inorder: make InOrder CPU FS compilable/visible
make syscall a SE mode only functionality
copy over basic FS functions (hwrei) to make FS compile

inorder: remove memdep tracking for default pipeline
speculative load/store pipelines can reenable this

inorder: fetchBuffer tracking
calculate blocks in use for the fetch buffer to figure out how many total blocks
are pending

inorder: redefine DynInst FP result type
Sharing the FP value w/the integer values was giving inconsistent results esp. when
their is a 32-bit integer register matched w/a 64-bit float value

inorder: treat SE mode syscalls as a trapping instruction
define a syscallContext to schedule the syscall and then use syscall() to actually perform the action

inorder: bug in mdu
segfault was caused by squashed multiply thats in the process of an event.
use isProcessing flag to handle this and cleanup the MDU code

inorder: optionally track faulting instructions

inorder: cleanup events in resource pool
remove events in the resource pool that can be called from the CPU event, since the CPU
event is scheduled at the same time at the resource pool event.
----
Also, match the resPool event function names to the cpu event function names
----

inorder: don't stall after stores
once a ST is sent off, it's OK to keep processing, however it's a little more
complicated to handle the packet acknowledging the store is completed

inorder: don't stall after stores
once a ST is sent off, it's OK to keep processing, however it's a little more
complicated to handle the packet acknowledging the store is completed

inorder: remove decode squash
also, cleanup comments for gem5.fast compilation

inorder: support for compare and swap insts
dont treat read() and write() fields as mut. exclusive

inorder: branch predictor update
only update BTB on a taken branch and update branch predictor w/pcstate from instruction
---
only pay attention to branch predictor updates if the the inst. is in fact a branch

inorder: priority for grad/squash events
define separate priority resource pool squash and graduate events

inorder: remove stalls on trap squash

inorder: no dep. tracking for zero reg
this causes forwarding a bad value register value

imported patch recoverPCfromTrap

imported patch squash_from_next_stage

inorder: add flatDestReg member to dyninst
use it in reg. dep. tracking

inorder: update event priorities
dont use offset to calculate this but rather an enum
that can be updated

inorder: implement trap handling

inorder: cleanup intercomm. structs/squash info

inorder: use setupSquash for misspeculation
implement a clean interface to handle branch misprediction and eventually all pipeline
flushing

sparc: init. cache state in TLB
valgrind complains and its a potential source of instability, so go ahead
and set it to 0 to start

inorder: DynInst handling of stores for big-endian ISAs
The DynInst was not performing the host-to-guest translation
which ended up breaking stores for SPARC

inorder: make marking of dest. regs an explicit request
formerly, this was implicit when you accessed the execution unit
or the use-def unit but it's better that this just be something
that a user can specify.

inorder: simplify handling of split accesses

inorder: addtl functionaly for inst. skeds
add find and end functions for inst. schedules
that can search by stage number

inorder: register file stats
keep stats for int/float reg file usage instead
of aggregating across reg file types

inorder: scheduling for nonspec insts
make handling of speculative and nonspeculative insts
more explicit

inorder: find register dependencies "lazily"
Architectures like SPARC need to read the window pointer
in order to figure out it's register dependence. However,
this may not get updated until after an instruction gets
executed, so now we lazily detect the register dependence
in the EXE stage (execution unit or use_def). This
makes sure we get the mapping after the most current change.

inorder: assert on macro-ops
provide a sanity check for someone coding
a new architecture

inorder: handle faults at writeback stage
call trap function when a fault is received

inorder: ISA-zero reg handling
ignore writes to the ISA zero register

inorder: update support for branch delay slots

inorder: inst. iterator cleanup
get rid of accessing iterators (for instructions) by reference

cpus/isa: add a != operator for pcstate

inorder: update bpred code
clean up control flow to make it easier to understand

inorder: add types for dependency checks

inorder: use flattenIdx for reg indexing
- also use "threadId()" instead of readTid() everywhere
- this will help support more complex ISA indexing

simple-thread: give a name() function for debugging w/the SimpleThread object

inorder: use m5_hash_map for skedCache
since we dont care about if the cache of instruction schedules is sorted or not,
then the hash map should be faster

ARM: Cleanup m5ops usage of r0 and r1 a bit.