Merge pull request #148 from daveshah1/versa_remove_n

versa_ecp5: Remove negative diff IO pins

versa_ecp5: Remove negative diff IO pins

In Lattice FPGAs only the positive side of differential pairs should
be specified (unlike Xilinx)

These are a warning on Diamond (which trims unused IO) and an error
with Yosys/nextpnr (which doesn't so they conflict when the positive
pin is 'expanded').

Already this is the case for the clock input, this commit performs
the same change for the DDR3 pins.

platforms/versa_ecp5: add ddram pins

soc/tools/remote/comm_uart: be sure to flush in waiting bytes before read and write

soc/cores/clock: add actual clk_freqs to config

soc_sdram: add use_full_memory_we parameter to allow disabling vivado workaround on small l2 caches

build/lattice/common/LatticeECXTrellisImpl: add support for nbits == 1

soc_sdram: don't generate sdram initialization error message when integrated_main_ram is used

build/lattice/common: add LatticeiCE40DDROutput

platforms/nexys_video: add LPC transceivers pins

build/sim: add jtagremote module (thanks LamdaConcept)

soc/integration/soc_core: allow disabling wishbone timeout

soc/interconnect/wishbone: increase bus error timeout to 1e6 cycles

boards/platform/kc705: add sfp pins (both tx and rx)

soc/cores/clock: add USIDELAYCTRL

soc/integration/soc_sdram: round port.data_width/l2_size to nearest power of 2 when it's not the case

With ECC configurations, native port data_width is not necessarily a power of 2.

boards/targets: improve presentation

boards/platforms/kcu105: add si570_refclk

boards/platforms/kc705: use vivado as default programmer

soc/cores/clock: allow ClockSignal to be used for clkin

build/sim/core: fix coverage

build/sim/core: set -Wno-BLKANDNBLK (prevent blocking/non-blocking assigns on a same structure in system verilog)

build/sim/core: set unroll-count to 256 to prevent Error-BLKLOOPINIT

build/sim: disable Warning-WIDTH

soc/cores/cpu/vexriscv: set default variant to None in add_sources

soc/cores/cpu/vexriscv: move verilog variant selection to add_sources

targets/kcu105: use USMMCM

targets: pass speedgrade to S7PLL/S7MMCM

soc/cores/clock: add Xilinx Ultrascale PLL/MMCM

boards: avoid duplicating platforms that can be found in migen/litex-buildenv

The platforms that are kept are the ones used for litex development.

soc/integration/cpu_interface: generate name for Memories in get_csr_header

utils/litex_server: allow specify uart_baudrate as float

targets/ulx3s: use pll for phase shift, enable refresh, memtest ok

targets/versa_ecp5: use pll for phase shift, enable refresh, memtest ok

soc/cores/clock/ECP5PLL: add basic phase support

litex_sim: simplify, change sdram module and enable sdram refresh.

.gitmodules: use our copy of tapcfg since https://github.com/nizox/tapcfg no longer exists.

build/sim/verilator: compile sim just before running and not when building.

Merge pull request #144 from mithro/nextpnr-migen-update

Integrate latest migen changes for lattice/icestorm.

Integrate latest migen changes for lattice/icestorm.

Integrated up to 37db6bb52532b6d1c6bc8b724c2e8c6a38546c2a.

build/sim: handle verilog $finish and if coverage is enabled, write report at the end of the simulation.

platforms/kcu105: change internal vref to 0.84v (recommended value for ddr4)

bios/sdram: only show read delays when they are valid.

bios/sdram: reduce write leveling scan range

soc/cores/clock: remove return on S7PLL.create_clkout

platforms/kcu105: set internal vref on ddr4 banks

update Ultrascale DDRPHY

Merge pull request #141 from mithro/xst-fix

Fix `-vlgincdir` for xst.

Fix `-vlgincdir` for xst.

The command line is of the form;
```
-vlgincdir {"path1" "path2"}
```

Fixes the following error;
```
WARNING:Xst:3164 - Option "-vlgincdir" found multiple times in the command line. Only the first occurence is considered.
```

bios/sdram: reduce scans verbosity on ultrascale

bios/sdram: use ddrphy_half_sys8x_taps_read() for KUSDDRPHY

Merge pull request #138 from mithro/mainram-hack

Hack to fix #136.

Hack to fix #136.

Merge pull request #135 from mithro/icestorm-ice40up5k

Add uwg30 package and up3k part.

Add uwg30 package and up3k part.

soc/cores/cpu/vexriscv: add add_debug method for debug variants

soc/cores/cpu/vexriscv: add support for the new variants.

soc/cores/cpu/vexriscv: update submodule

soc/cores/cpu/lm32: add submodule/rtl to include path (needed for lm32_include.v)

build/sim/verilator: add support for plaform.sources, some cleanup

build/microsemi/libero_soc: fix typos

gen/sim/core: add args support on Display

gen/fhdl: add simulation Display, Finish support.

In some simulation cases, it's easier to add debug traces directly in the code
than in the verilog/Migen testbench. This adds support for verilog $display in
Migen code.

Being able to terminate a simulation from the code is also useful, this also
add support for verilog $finish.

build/sim: add coverage parameter to enable code coverage

soc/interconnect/stream: add support for buffered async fifo

gen: integrate migen changes

soc/interconnect/stream/gearbox: remove bit reversing by changing words order

Merge branch 'master' of github.com/enjoy-digital/litex

build/xilinx/vivado: disable xpm by default (can be enabled by passing enable_xpm=True to build).

Old version of Vivado don't have XPM support and enable it break the build.
Enabling XPM is only useful in some cases, we can do it manually.

Merge pull request #130 from jfng/master

litex_sim: add --trace argument

targets/ulx3s, versa_ecp5: use ECP5PLL

litex_sim: add --trace argument

cores/clock: test and fix ECP5PLL, phase still not implemented.

boards/platforms/ulx3s: add gpios 0-3

bios/sdram: flush l2 cache only when present

bios: allow testing main_ram at init when using an external controller

build/microsemi/libero_soc: small cleanup

Merge pull request #128 from mithro/small-fix

Two small fixes

stream.Endpoint: Pass extra arguments to superclass.

wishbone.SRAM: Support non-32bit wishbone widths.

cores/clock: add ECP5PLL

soc/interconnect/stream/gearbox: inverse bit order

soc/cores/spi_flash: add missing endianness parameter

platforms/avalanche: add IOStandard on ddram pins

build/microsemi/libero_soc: associate timings constraints with synthesis/place&route/timing verification

build/microsemi/libero_soc: add additional_timing_constraints

build/microsemi/libero_soc: use die/package/speed from platform.device and add tcl_name helper

platforms/avalanche: add package/speed to platform.device

build/microsemi/libero_soc: remove previous impl directory if exists

build/microsemi/libero_soc: give better names to pdc files: io/fp

build/microsemi/libero_soc: add additional_constraints

platforms/avalanche: fix ddram dq7

build/microsemi/libero_soc: add {} around port name.

utils/litex_read_verilog: fix generated indent on instance

soc/integration/soc_core: add csr_map_update function

Merge pull request #127 from cr1901/picorv32-data

libbase/crt0-picorv32: Add support for .data sections.

libbase/crt0-picorv32: Add support for .data sections.

build/sim/verilator: add trace parameter to enable tracer

soc_core: convert cpu_type="None" string to None

build/microsemi/libero_soc: only associate timings constraint to timing check (otherwise we loose io constraints...), use default settings for place & route