remove trailing whitespaces

bank: add re to CSRStorage

being able to know when a register is updated is useful in many cases and avoid having to handle another register for that.
re is asserted when the the last CSR of the Compound is written. Software must also write Compound in the right order.

genlib/fsm: make first fsm.act() the reset state, even when using after_*/before_* methods before fsm.act

add generic CRCEngine, CRC32, CRCInserter and CRCChecker

CRCEngine implements a generic and optimized CRC LFSR. It will enable generation of CRC generators and checkers.
CRC32 is an implementation of IEEE 802.3 CRC using the CRCEngine.
CRC32Inserter and CRC32Checker have been tested on an ethernet MAC.

flow/actor: fix eop direction

flow/actor: add packetized parameter for Sink and Source

actorlib/structuring: add reverse parameter to Unpack and Pack

genlib/fifo/SyncFIFOBuffered: replace not supported

genlib/fifo: same 'level' semantics between SyncFIFOBuffered and FWFT SyncFIFO

setup.py: fix README filename

genlib/fifo: add replace command to sync FIFO

README: more markdown fixes

README: markdown fixes

README: use markdown

actorlib/spi: remove unneeded import

actorlib/spi: remove EventManager from DMAController

sim/icarus: add vpi directory to module search path

This allows running the iverilog simulations from the migen top directory
without having to install the .vpi anywhere.

cordic: round() constants if not power of two bitwidth, cleanup, simplify some logic

test_cordic: stop spewing out numbers

doc: update for NetworkX refactoring

examples/dataflow: adapt to new simple MultiDiGraph implementation

flow/network: replace NetworkX MultiDiGraph with simple implementation

examples/dataflow/dma: fix simulation, run it for 100 cycles

cordic: vivado is bad at inferring compact adder/subtractor logic

vivado: add more reporting

vivado: mode batch to prevent vivado from opening tcl shell on error

platforms/kc705: use jtaghs1_fast cable

kc705: enable DCI termination on DDR3

platforms/kc705: read the configuration flash faster (ISE only)

platforms: add -w option to bitgen_opt

kc705: add spiflash pins

vivado: enable bitstream compression (optional)

fhdl.structure: do not permit clock domain names that start with numbers

fhdl.structure: remove unused imports

Signal.__getitem__: raise TypeError and IndexError when appropriate

Signal.like: pass kwargs

vivado: make tcl a list of commands, add reporting

mibuild/programmer: remove unneeded needs_flash_proxy attr

platforms/kc705: remove DDR3 multirank pins

bus/dfi: add CKE and RESET_N

typo

mibuild/xilinx: connect CE on reset synchronizer FFs

genlib: add reset synchronizer

mibuild/xilinx: share more code between ISE and Vivado, use special overrides with Vivado, merge xilinx_tools into xilinx_common

platforms/kc705: fix speed grade

platforms/kc705: add automatic clk200 constraint

platforms/kc705: use XC3SProg

platforms/kc705: use Vivado by default

mibuild/programmer: fix XC3SProg init

mibuild/generic_platform: add recursive parameter to add_source_dir

genlib/fifo: use synchronous memory read instead of additional register

The latter causes problems with InsertReset

mibuild: move programmer to mibuild and create programmer directly in platforms

kc705/ddram: use lighter pin syntax

mibuild/xilinx_vivado: allow sharing Misc constraints with ISE: example: ISE: DIFF_TERM=True VIVADO: set property DIFF_TERM TRUE

kc705: add ddram pins

mibuild.xilinx_vivado: support settingsXX.sh

* in the process refactor the version search, the architecture bit width
 detection, the settings search and all also for xilinx_ise
* use distutils.version.StrictVersion

migen.fhdl.structure: add Signal.like(other)

This is a convenience method. Signal(flen(other)) is used frequently but that
drops the signedness. Signal((other.nbits, other.signed)) would be correct but
is long.

migen/sim/generic: use kwargs to pass parameters to icarus.Runner

flow.plumbing: spelling

flow.plumbing: make argument order consistent

genlib/SyncFIFO: remove flush signal (use InsertReset instead)

mibuild/platforms: add APF27 and APF51 Armadeus platforms

mibuild/generic_platform.py: adding ability to use void pins (none fpga pin) for connectors

Signed-off-by: Fabien Marteau <fabien.marteau@armadeus.com>

Merge branch 'master' of github.com:m-labs/migen

mibuild/xilinx_vivado.py: add set property to misc constraint

Merge branch 'master' of github.com:m-labs/migen

fsm: set reset_state as default state

mibuild: use SimpleCRG instead of CRG_SE, remove period parameter for CRG_DS, clean up platforms

fifo: add support for depth=2

migen/bank/description: add reset parameter to CSRStatus

kc705: use string default arg

initial Vivado support

mibuild/platforms: use add_period_constraint

mibuild: expose add_period_constraint (easier to use for simple designs than vendor specific code)

mibuild/altera_quartus: use default gui command line parameters (enable pll constraints propagation) and remove deprecated methods

mibuild: remove useless 'reduce_control_sets auto'

wishbone2lasmi: fix wordbits computation

de0nano: call sdram mask dm, not dqm (follow other platforms and gensdrphy)

fhdl: forbid zero-length signals

wishbone2lasmi: support lasmim data_width < wishbone data_width

mibuild: force shell script generation to unix format (will be executed with cygwin's bash on windows)

mibuild/altera_quartus: enforce use of SystemVerilog in Quartus (Verilog does not support global parameters)

sim: use (mandatory) ncycles when starting a simulation with no active functions

mibuild: add bitstream_ext parameter to platforms

mibuild/altera_quartus: set top_level_entity

mibuild/altera_quartus: add support for verilog include

test/SyncFIFOCase: better test bench termination

mibuild/xilinx_ise: move overwrite option to default options

mibuild/xilinx: make par and map options configurable

genlib/fifo: add SyncFIFOClassic and SyncFIFOBuffered

test/test_cordic: fix for new Simulation API

test/support: fix default ncycles

genlib/coding: gracefully handle flen(i) < 2

bus/csr: new simulation api

genlib/fifo: add flush, expose level in SyncFIFO

AsyncFIFO would need versions of flush and level in each clock domain
plus some handshaking on double flush.

Signed-off-by: Robert Jordens <jordens@gmail.com>

mibuild/generic_platform: fix default value for connectors

mibuild/platforms/papilio_pro: add expansion connectors

mibuild: support for expansion connectors

Update doc with new simulation API

fix SimActor TB terminations