compat.fhdl.module: fix finalization of transformed compat submodules.

Before this commit, the TransformedElaboratable of a CompatModule
would be ignored, and .get_fragment() would be used to retrieve
the CompatModule within.

After this commit, the finalization process is reworked to match
oMigen's finalization closely, and all submodules, native and compat,
are added in the same way that preserves applied transforms.

vendor.lattice_ice40: add iCE5LP2K support.

vendor.lattice_ice40: add iCE40UP3K support.

vendor.lattice_ice40: add iCE5LP1K support.

vendor.xilinx_{spartan_3_6,7series}: reconsider default reset logic.

On Xilinx devices, flip-flops are reset to their initial state with
an internal global reset network, but this network is deasserted
asynchronously to user clocks. Use BUFGCE and STARTUP to hold default
clock low until after GWE is deasserted.

vendor.xilinx_spartan_3_6: reconsider bitgen defaults.

Previously changed in 27063a3b.

I haven't realized the .bin file is the same as the .bit file without
a small header. That means generating it is free and it's just easier
to let programming tools to be able to always rely on its existence.

vendor.xilinx_spartan_3_6: set bitgen defaults to `-g Binary:Yes -g Compress`.

  * `-g Binary:Yes` should be overridable.
  * `-g Compress` is a good default.

vendor.xilinx_spartan_3_6: always use -w for map/par/bitgen.

-w stands for "override output file", and supplying user options
should not remove it.

vendor.xilinx_spartan_3_6: do not use retiming by default.

This was added in b404d603, probably by mistake, and is certainly
wrong given that we do not (yet) correctly mark CDC FFs.

vendor.xilinx_spartan_3_6: force use of bash on UNIX.

build.plat: allow selecting a specific UNIX shell interpreter.

Mostly because vendor tools have bashisms.

vendor.lattice_ice40: avoid routing conflicts with SDR/DDR input pins.

back.rtlil: use a dummy wire, not 'x, when assigning to shorter LHS.

Using 'x is legal RTLIL, in theory, but in practice it crashes Yosys
and when it doesn't, it causes Yosys to produce invalid Verilog.
Using a dummy wire is always safe and is not a major readability
issue as this is a rare corner case.

(It is not trivial to shorten the RHS in this case, because during
expansion of an ArrayProxy, match_shape() could be called in
a context far from the RHS handling logic.)

back.rtlil: actually match shape of left hand side.

This comes up in code such as:
  Array([Signal(1), Signal(8)]).eq(Const(0, 8))

vendor.lattice_ice40: add missing signal indexing.

build.run: use keyword-only arguments where appropriate.

compat.fhdl.specials: track changes in build.plat.

hdl.dsl: reword m.If(~True) warning to be more clear.

Before this commit, it only suggested one thing (silencing it) and
that's wrong almost all of the time, so suggest the right thing
instead.

build.plat,vendor: automatically create sync domain from default_clk.

But only if it is not defined by the programmer.

Closes #57.

hdl.ir: allow adding more than one domain in missing domain callback.

This is useful for injecting complex power-on reset logic.

hdl.ir: don't expose as ports missing domains added via elaboratables.

The elaboratable is already likely driving the clk/rst signals in
some way appropriate for the platform; if we expose them as ports
nevertheless it will cause problems downstream.

build.plat: add default_rst, to be used with default_clk.

build.plat: add default_clk{,_constraint,_frequency}.

This is the equivalent of oMigen's default_clk and default_clk_period
except the period is taken from the resource.

hdl.ir: allow returning elaboratables from missing domain callback.

This allows e.g. injecting a clock/reset generator in platform build
code on demand (i.e. if the domain is not instantiated manually).

See #57.

hdl.ir: raise DomainError if a domain is used but not defined.

Before this commit, a KeyError would be raised elsewhere in guts of
hdl.ir, which is not helpful.

hdl.ir: call back from Fragment.prepare if a clock domain is missing.

See #57.

hdl.dsl: warn on suspicious statements like `m.If(~True):`.

This pattern usually produces an extremely hard to notice bug that
will usually break a design when it is triggered, but will also be
hidden unless the pathological value of a boolean switch is used.

Fixes #159.

Improve test added in 29fee01f to not leak warnings.

back.rtlil: fix sim-synth mismatch with assigns following switches.

Closes #155.

hdl.ast: fix typo.

hdl.ast: deprecate Value.part, add Value.{bit,word}_select.

Fixes #148.

hdl.ast, back.rtlil: add source locations to anonymous wires.

This might help with propagation of locations through optimizer
passes, since not all of them take care to preserve cells at all,
but usually wires stay intact when possible.

Also fixes incorrect source location on value.part().

hdl.ir: warn if .elaborate() returns None.

Fixes #164.

hdl.xfrm: handle mem.{Read,Write}Port in CEInserter.

Fixes #154.

vendor: don't emit duplicate iobuf submodule names.

These are no longer allowed after commit 698b005.

hdl.dsl: add getters to m.submodules.

lib.fifo: fix typo.

Pin: Add extra hierarchy level for name derivation

build.run: Ensure batch script returns proper error code.

back.pysim: correctly add gtkwave traces for signals with decoders.

build.dsl: Add optional name_suffix to Resource.family.

back.pysim: avoid malformed VCD files when a decoder uses tabs.

hdl.ir: make UnusedElaboratable a real warning.

Before this commit, it was a print statement, and therefore, command
interpreter options like -Wignore did not affect it. There is no API
to access the warning filter list, so it was turned into a real
warning; and further, since Python 3.6, tracemalloc can be used
as a standard method to display traceback to allocation site instead
of the ad-hoc traceback logic that was used in Elaboratable before.

back.rtlil: add decodings to cases when switching on a signal.

Fixes #134.

back.verilog: run proc_prune for much cleaner output.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@44bcb7a1.

hdl.{ast,dsl},back.rtlil: track source locations for switch cases.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@93bc5aff.

tracer: add PyPy support to get_var_name().

Fixes #141.

build.dsl: add Resource.family abstraction.

build.{dsl,res}: allow platform-dependent attributes using callables.

Fixes #132.

hdl.rec: respect modifications to signals in Record.like().

Fixes #126.

back.rtlil: don't name-prefix signals connected to instance ports.

This gives particularly pathological results on IO buffers, like:
  connect \D_OUT_0 \user_led_0_user_led_0__o

Since subfragment signals are name-prefixed because this works well
for signals propagated upwards across hierarchy, this is never
desirable for instances.

build.{dsl,res}: allow removing attributes from subsignals.

This is useful when most attributes in a large composite resource
are the same, but a few signals are different, and also when building
abstractions around resources.

Fixes #128.

build.dsl: allow assertions on subsignal widths.

This is useful when building abstractions around resources where
the pin names are user-specified.

Fixes #129.

hdl.{ast,cd,dsl,xfrm}: reject inappropriately used comb domain.

Fixes #125.

test: fix Travis.

test: generate examples to verilog as part of unit tests.

This is to make sure 806a62c2 doesn't happen again.

examples/basic/ctr_ce: fix outdated syntax.

compat.genlib.fsm: fix after commit dac62754.

hdl.xfrm: don't overwrite source locations on ClockDomain signals.

On the sample of examples/basic/*.py, there are no remaining
incorrectly inferred locations.

hdl.{dsl,mem,xfrm}: inject appropriate source locations.

This primarily fixes the problem with source location precision in
Module (which used to trace locations from __exit__ of the context
managers, by which point everything interesting has been lost), but
also improves memory port and control inserter source locations.

On the sample of examples/basic/*.py, the only incorrectly inferred
remaining location is clk pointing to hdl/mem.py:166.

back.rtlil: ignore empty source locations.

This was a bug introduced during refactoring in 2492f490.

hdl.ast: use keyword-only arguments as appropriate.

As a motivation/related refactor, make sure each AST node exposes
src_loc_at in the constructor.

back.rtlil: attach source locations to switches, not processes.

This effectively reverts and reimplements half of commit 82903e49.
I was confused and did not realize that RTLIL does, in fact, have
attributes on switches.

After this commit, processes no longer have any source locations.
This is semantically fine, as the processes we emit are purely
artificial (because of LHS grouping), but I have not checked how
downstream tooling handles this.

back.rtlil: use a more principled approach to attributes. NFC.

This also refactors the RTLIL builder to use a more aspect-oriented
approach.

vendor.xilinx_7series: generate also binary bitfile.

Fixes #139.

vendor.xilinx_spartan_3_6: Add Spartan3A family support.

vendor.lattice_ecp5: don't leave LUT inputs disconnected.

This causes YosysHQ/nextpnr#301.

Fixes #136.

hdl.dsl: further clarify error message for incorrect nesting.

Fixes #133.

hdl.dsl: clarify error message for incorrect nesting.

Refs #133.

hdl.dsl: gracefully handle FSM with no states.

build.plat: source a script with toolchain environment.

Fixes #131.

build.run: only use os.path on the target OS.

Before this commit, BuildPlan.add_file would use os.path.normpath,
which would be the wrong thing for cross-builds.

build.run: make BuildProducts abstract, add LocalBuildProducts.

This makes it clear that we plan to have remote builds as well.

Also, document everything in build.run.

build.plat, vendor.*: don't join strings passed as _opts overrides.

Right now an array is expected in any _opts overrides, and if it is
actually a string (because it is passed via an environment variable,
usually), awkwardness results as each character is joined with ` `.

Fixes #130.

build.run: make sure BuildProducts._root is not easily accessible.

vendor.xilinx_{7series,spartan6}: Support extra VHDL files.

hdl.dsl: fix src_loc_at for FSM state signal.

back.rtlil: emit \src attributes for processes via Switch and Assign.

The locations are unfortunately not very precise, but they provide
some improvement over status quo.

hdl.ast: fix src_loc_at for Mux().

build.res: detect physical conflicts earlier.

This is useful for two reasons:
  1. nMigen can provide better error messages than the platform and
     do it earlier in the build pipeline.
  2. Many platforms handle diffpairs by only constraining the P pin;
     the N pin is completely ignored. If this is undetected,
     downstream users (human or software) can rely on this
     information assuming it is correct and introduce more errors.
     (Of course, this will not catch every mistake, but the most
     common is a copy-paste issue, and that will handle it.)

Fixes #124.

hdl.rec: thread src_loc_at to all inner Signals and Records.

vendor: give names to IO buffer instances.

Fixes #123.

hdl.rec: accept Record(src_loc_at=...).

compat.fhdl.specials: mark CompatMemory as Elaboratable.

This suppresses a warning that is not useful in the compat context.

compat.fhdl.specials: use "sync" as default domain, not "sys".

In compat.fhdl.module, we already default to "sync" as the default
clocked domain. Using "sys" in memories only would be inconsistent
and result in more bugs.

compat.fhdl.specials: fix Memory.get_port() after 94e8f479.

This also makes sure the native ports are instantiated for correct
clock domain.

compat.fhdl.structure: fix If/Elif/Else after 32446831.

lattice_ecp5: fix get_input

hdl.ast: recognize a Enum used as decoder and format it better.

hdl.mem: fix naming of registers inside unnamed memories.

Before this commit, `None` would leak into the vcd file with pysim.

build.plat: add iter_extra_files method.

* vendor.*: employ iter_extra_files.

back.rtlil: emit \sig$next wires instead of \$next\sig. NFC.

Just a bit more readable.

back.rtlil: do not emit $next wires for comb signals.

According to RTLIL semantics (that was undocumented before today),
the only purpose of `sync always` is to enable inference of latches,
because there is no other way to express them in terms of RTLIL
processes without ending up with a combinatorial loop. But, nMigen
specifically avoids latches, so this is not necessary.

This change results in major improvements in Verilog readability.

See also #98.

hdl.rec: implement slicing by component names.

Fixes #121.

hdl.rec: implement Record.like.

Fixes #120.

vendor.xilinx_7series: read extra .xdc files.

hdl.mem: use read_port(domain="comb") for asynchronous read ports.

This avoids the absurdity of the combination of arguments that is
read_port(domain="sync", synchronous=True).

Fixes #116.

back.rtlil: fix Array regression in 32446831.

Fixes #117.

back.pysim: create unique ResetSynchronizer internal domains.

Commit 300d47ca introduced the same bug commit 779f3ee9 was trying to
avoid, but now only in the simulator. Since the names in simulator
don't have to make any sense, just use DUID to generate them.

back.pysim: override ResetSynchronizer implementation.

This was rewritten to use Yosys cells in 779f3ee9 to avoid leaking
the interior clock domain, but the simulator doesn't understand Yosys
cells. So, use the old implementation in the simulator.